JPH04313979A - 映像及び音声データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像及び音声データの
伝送装置に関し、例えば、ディジタルビデオ信号にディ
ジタルオーディオ信号を時分割多重してシリアル伝送す
る映像及び音声データ伝送装置に関するものである。

【０００２】

【従来の技術】従来より、ディジタルビデオテープレコ
ーダ（ディジタルＶＴＲ）等から供給されるディジタル
ビデオ信号の伝送を行う場合においては、例えば、１０
ビットパラレル伝送用の専用ケーブルを用いる場合と、
シリアルインターフェースを用いる場合とが存在してい
る。上記１０ビットパラレルケーブルによるディジタル
ビデオ信号の伝送においては、当該１０ビットパラレル
用の太い専用ケーブルを用いて例えば最長３０ｍ程度し
か伝送できなかった。これに対し、上記シリアルインタ
ーフェースは、例えば上記１０ビットパラレルの信号を
パラレル／シリアル（Ｐ／Ｓ）変換器等でシリアルの信
号に変換し、１本の同軸ケーブルで伝送するようなもの
であって、このシリアルインターフェースを用いること
により、上述した１０ビットパラレルケーブルを用いた
場合よりも、長距離の伝送が可能となっている。

【０００３】また、従来より、上記ディジタルビデオ信
号としては、いわゆるＤ１−フォーマットを採用したデ
ィジタルＶＴＲやＤ２−フォーマットを採用したディジ
タルＶＴＲからのディジタルビデオ信号が知られている
。これらのディジタルＶＴＲでは、装置間の伝送を、映
像信号のみならず音声信号もディジタル信号に変換して
行うようになっている。このディジタルオーディオ信号
を伝送する場合においては、例えば４チャンネルのディ
ジタルオーディオ信号を２本の専用ケーブルを用いて伝
送するようにしている。

【０００４】ここで、上述のようなディジタルビデオ信
号とディジタルオーディオ信号を共に伝送する場合、上
記ディジタルビデオ信号にディジタルオーディオ信号を
重畳して伝送するフォーマットが存在する。このフォー
マットとしては、例えば、ディジタルオーディオ信号の
インターフェースとして、いわゆるディジタルオーディ
オＡＥＳ／ＥＢＵ（Ａｕｄｉｏ　Ｅｎｇｉｎｅｅｒｉｎ
ｇ　Ｓｏｃｉｅｔｙ／Ｅｕｒｏｐｅａｎ　Ｂｒｏａｄｃ
ａｓｔｉｎｇ　Ｕｎｉｏｎ　）インターフェースが存在
する。

【０００５】このＡＥＳ／ＥＢＵインターフェースのシ
リアル伝送においては、ディジタルオーディオ信号のい
わゆるシンクチップ（Ｓｙｎｃ．　Ｔｉｐ　）期間に、
ディジタルオーディオ信号を時間軸圧縮して挿入（すな
わち時分割多重）し、１本の同軸ケーブルを用いて伝送
するようになっている。

【０００６】ここで、上述したようにディジタルビデオ
信号のシンクチップ期間に上記ディジタルオーディオ信
号を重畳して伝送するシリアルインターフェースの構成
を図４に示す。

【０００７】この図４において、信号送信側の端子１０
０には上記１０ビットパラレルのディジタルビデオ信号
が供給され、端子１０３には上記４チャンネルのディジ
タルオーディオ信号が供給されている。上記ディジタル
オーディオ信号は、時間軸圧縮回路１０４で時間軸圧縮
された後、当該時間軸圧縮されたディジタルオーディオ
信号を上記ディジタルビデオ信号に時分割多重するＭＩ
Ｘ回路１０１に供給される。上記ＭＩＸ回路１０１では
、上記ディジタルビデオ信号のシンクチップ期間に上記
時間軸圧縮されたディジタルオーディオ信号が挿入され
る。すなわちこれら回路１０４，１０１においては、例
えば４ｆｓｃ（≒１４．３ＭＨｚ）でサンプリングされ
て得られた上記ディジタルビデオ信号のシンクチップ期
間に、例えば４８ｋＨｚでサンプリングされて得られた
上記ディジタルオーディオ信号を挿入させるようにして
いる。

【０００８】このディジタルビデオ信号に上記ディジタ
ルオーディオ信号が重畳された信号は、パラレル／シリ
アル（Ｐ／Ｓ）変換回路１０２に送られ、当該Ｐ／Ｓ変
換回路１０２で上記１０ビットパラレルがシリアルデー
タに変換される。このシリアルデータは、端子１０５及
び同軸ケーブルＣＶを介して、信号受信側の端子１１０
に伝送される。

【０００９】当該端子１１０に伝送された上記シリアル
データは、シリアル／パラレル（Ｓ／Ｐ）変換回路１１
１で１０ビットパラレルデータに変換される。この１０
ビットパラレルデータの上記ディジタルビデオ信号は端
子１１３を介して出力される。また、上記１０ビットパ
ラレルデータ中の上記ディジタルオーディオ信号は、時
間軸伸長回路１１２で時間軸伸長された後、端子１１４
から出力される。

【００１０】ところで、上記信号送信側の上記時間軸圧
縮回路１０４におけるディジタルオーディオ信号の時間
軸圧縮操作は、図５のようにして行われる。すなわちこ
の図５において、上記ビデオ信号の１ラインは約６５μ
ｓであり、上記オーディオ信号のサンプリング周期は２
０μｓとなっている。このため、上記ビデオ信号のシン
クチップ期間ＳＴに挿入されるディジタルオーディオ信
号のサンプル数は、３サンプル或いは４サンプルとなる
。

【００１１】上述のように、シンクチップ期間ＳＴに挿
入される３サンプル或いは４サンプルのディジタルオー
ディオ信号を得るためには、例えば図６のような構成が
用いられる。この図６においては、上記時間軸圧縮操作
を実現するためにメモリ回路２が使用されている。この
図６の構成の端子１には上記４８ｋＨｚでサンプリング
された上記ディジタルオーディオ信号が供給され、メモ
リ回路２に送られる。また、端子４には当該４８ｋＨｚ
のサンプリングクロックが供給され、書込アドレス発生
回路５に送られている。当該書込アドレス発生回路５で
は上記サンプリングクロックに基づいて上記メモリ回路
２の書込アドレスが形成される。したがって、上記メモ
リ回路２の書き込み側では、上記４８ｋＨｚでサンプリ
ングされたオーディオ信号を、当該４８ｋＨｚのサンプ
リングクロックをカウントアップして得られた書込アド
レスにより順次書き込む処理がなされる。

【００１２】また、当該メモリ回路２からのデータ読み
出しは、端子７から供給されるクロックｆｓｃ（上記ビ
デオ信号のサンプリングクロック４ｆｓｃの１／４のク
ロック）に基づいて当該メモリ回路２の読出アドレスを
発生する読出アドレス発生回路６からの読出アドレスに
基づいて行われるようになっている。このメモリ回路２
の出力データが端子３から出力される。

【００１３】ここで、上記メモリ回路２への書き込みを
、読み出しが追い越さないようにするため、この図６の
構成には、読出アドレス制御回路８が設けられている。 すなわち、当該読出アドレス制御回路８は、上記書込ア
ドレス発生回路５からの書込アドレス値と、上記読出ア
ドレス発生回路６からの読出アドレス値とを比較し、当
該読出アドレスが上記書込アドレスを追い越さない範囲
で読出アドレスをカウントアップするカウントアップ信
号を上記読出アドレス発生回路６に送るようにしている
。

【００１４】また、図７には、上記読出アドレス制御回
路８における上記書込アドレス値ＷＡと読出アドレス値
ＲＡの関係を示す。この図７において、書込アドレス値
ＷＡは順次カウントアップしているのに対し、読出アド
レス値ＲＡは上記シンクチップ期間ＳＴにおいて書込ア
ドレス値ＷＡを追い越さないように制御されてカウント
アップされるようになっている。すなわち、このカウン
トアップ数は、上記ディジタルオーディオ信号が上記シ
ンクチップ期間ＳＴに挿入されるサンプル数の３サンプ
ル或いは４サンプル（図７中に示す値Ｎ分）となるよう
になされており、これにより、上述したような時間軸圧
縮操作が実現されている。

【００１５】

【発明が解決しようとする課題】ところで、上記ディジ
タルビデオ信号と、上記ディジタルオーディオ信号とは
、同位相で伝送されることが望ましいが、実際は、信号
処理経路の違い等による遅延量の異なりから、ズレが生
じてしまい、例えば、ビデオ信号の方がオーディオ信号
よりも遅れる場合がある。

【００１６】ここで、上記図４の例におけるディジタル
ビデオ信号とディジタルオーディオ信号との位相関係を
見てみると、それぞれ前段での信号処理経路の違いによ
り、一般に、ディジタルビデオ信号の方が、ディジタル
オーディオ信号よりも遅れて入力されるようになる。

【００１７】すなわち、当該前段におてい、アナログビ
デオ信号とアナログオーディオ信号は、それぞれ機器内
部のディジタルビデオ信号とディジタルオーディオ信号
をディジタル／アナログ（Ｄ／Ａ）変換して得られる信
号である。ここで、例えば、フィルタを含むＤ／Ａ変換
回路においては、一般に、ビデオ信号のＤ／Ａ変換より
オーディオ信号のＤ／Ａ変換の方が遅延時間が大きいも
のである。これはオーディオ信号のサンプリング周波数
の方が低いためである。このため、通常、当該遅延時間
の差を考慮してＤ／Ａ変換前のディジタルビデオ信号と
ディジタルオーディオ信号では、上記ディジタルビデオ
信号の方を遅延させている。すなわち、上記シリアルイ
ンターフェースにおいては、このＤ／Ａ変換前のディジ
タルビデオ信号とディジタルオーディオ信号を使用して
いるので、ビデオ信号の方が遅れているのである。

【００１８】以上述べたようなことにより発生する位相
差を吸収するために、従来は、図８に示すように、オー
ディオ信号の時間軸圧縮の前に、メモリ等からなる遅延
回路１１を挿入し、当該遅延回路１１を通すことにより
オーディオ信号を遅らせていた。すなわちこの図８にお
いて、端子１０にはディジタルオーディオ信号が供給さ
れ、当該ディジタルオーディオ信号が上記遅延回路１１
に供給される。また、この図８の構成には、例えばアド
レスを制御することで上記遅延回路１１における遅延量
を決定するコントロール回路１４が設けられている。当
該コントロール回路１４によりコントロールされる上記
遅延回路１１からの出力データが、上述したような時間
軸圧縮処理を行う時間軸圧縮回路１２を介して、端子１
３から出力されるようになっている。

【００１９】なお、例えば、信号を遅延させるための従
来の構成としては、特開昭５６−１２６８９８号公報及
び特開昭５８−７５３１５号公報に示す構成が開示され
ている。上記特開昭５６−１２６８９８号公報には、音
声信号をＡ／Ｄ変換してランダムアクセスメモリの入力
に与え、上記ランダムアクセスメモリの出力の信号をＤ
／Ａ変換して取り出すもので、上記ランダムアクセスメ
モリの読み出しアドレスは一定速度で増加させ、書き込
みアドレスは書き込みアドレスと読み出しアドレスの差
が一定以内になった後の上記音声信号のゼロクロスが読
み出される時点からスタートして一定速度で増加し、ス
タート後一定以上増加した後の上記音声信号のゼロクロ
スが検出される時点でストップするように間けつ的に増
加させるようにした構成が開示されている。また、上記
特開昭５８−７５３１５号公報には、遅延用メモリのラ
イトアドレスをリードアドレスに対して先行させ、これ
らアドレスの差に対応した所定の遅延量を生じさせると
共に、上記リードアドレスの変化を停止、又は上記リー
ドアドレスの変化ステップ量を変えることによって、上
記遅延量を変えるようにした構成が開示されている。

【００２０】上述したように、従来のシリアルインター
フェースの構成においては、ディジタルビデオ信号のデ
ィジタルオーディオ信号に対する遅れを補正するために
、上記時間軸圧縮のための構成の他に（前に）、ディジ
タルオーディオ信号の遅延用のメモリが必要となってい
た。また、このオーディオ信号遅延用メモリの制御（遅
延量制御）のためのメモリコントロール回路も必要とな
っており、したがって、回路が複雑大型化していた。

【００２１】そこで本発明は、このような実情に鑑みて
なされたものであり、ディジタルビデオ信号のシンクチ
ップ期間にディジタルオーディオ信号を挿入してシリア
ルイ伝送する場合において、簡単な回路構成でディジタ
ルビデオ信号とディジタルオーディオ信号の位相差を補
正することができる映像及び音声データ伝送装置を提供
することを目的とするものである。

【００２２】

【課題を解決するための手段】本発明の映像及び音声デ
ータ伝送装置は、上述の目的を達成するために提案され
たものであり、ディジタルビデオ信号の同期信号区間に
時間軸圧縮回路により時間軸圧縮されたディジタルオー
ディオ信号の所定サンプル数を配置して上記ディジタル
ビデオ信号とディジタルオーディオ信号をシリアルに伝
送するようにした映像及び音声データ伝送装置であって
、上記時間軸圧縮回路は、第１の速度で書込アドレスを
発生する書込アドレス発生回路と、第１の速度とは異な
った第２の速度で読出アドレスを発生する読出アドレス
発生回路と、上記発生された書込アドレスによって上記
ディジタルオーディオ信号が書き込まれると共に、上記
発生された読出アドレスによって上記ディジタルオーデ
ィオ信号が時間軸圧縮されて読み出されるメモリ回路と
、上記読出アドレスに所定値（書込アドレスに対する所
定値）を加算するための加算器と、上記書込アドレスと
上記加算器から出力されるアドレスを比較して、上記加
算器から出力されるアドレスが上記書込アドレスを追い
越さない範囲で上記読出アドレス発生回路を制御する読
出アドレス制御回路とからものである。

【００２３】

【作用】本発明の映像及び音声データ伝送装置によれば
、ディジタルオーディオ信号が書き込まれたメモリ回路
からこのオーディオ信号を読み出す際の読出アドレスに
、所定値を加算することで、メモリ回路から読み出され
るディジタルオーディオ信号の遅延時間を決めている。

【００２４】

【実施例】以下、本発明の映像及び音声データ伝送装置
の一実施例を図面を参照しながら説明する。

【００２５】本実施例の映像及び音声データ伝送装置は
、前述した図４及び図５で示したように、ディジタルビ
デオ信号の同期信号区間（シンクチップ期間ＳＴ）に、
時間軸圧縮したディジタルオーディオ信号の所定サンプ
ル数を配置してシリアル伝送を行う装置である。

【００２６】また、図１は本実施例における映像及び音
声データ伝送装置の時間軸圧縮回路内の構成を示してい
る。すなわち、図１に示す本発明実施例の時間軸圧縮回
路は、前述した図４中の時間軸圧縮回路１０４に代わっ
て適用されるものである。なお、この図１の各構成要素
において、前述した図６の構成要素と同様の機能を有す
るものには、当該図６の各構成要素と同じ指示符号を付
してその詳細な説明は省略する。

【００２７】すなわち、図１において、本実施例の時間
軸圧縮回路は、第１の速度すなわち前記端子１からの４
８ｋＨｚのサンプリングクロックに基づいて前記メモリ
回路２の書込アドレスを発生する前記書込アドレス発生
回路５と、この第１の速度とは異なった第２の速度すな
わち前記端子７のクロックｆｓｃに基づいて読出アドレ
スを発生する前記読出アドレス発生回路６と、上記発生
された書込アドレスによって前記端子１からの上記ディ
ジタルオーディオ信号が書き込まれると共に上記発生さ
れた読出アドレスによって上記ディジタルオーディオ信
号が時間軸圧縮されて読み出されるメモリ回路２と、上
記読出アドレスに所定値を加算するための加算器３０と
、上記書込アドレスと上記加算器３０から出力されるア
ドレスを比較して、上記加算器３０から出力されるアド
レスが上記書込アドレスを追い越さない範囲で上記読出
アドレス発生回路６を制御する読出アドレス制御回路８
とからなるものである。換言すれば、本実施例の時間軸
圧縮回路においては、書込アドレスに対して一定のオフ
セットを持った読出アドレスをメモリ回路２に与えるよ
うに制御することにより、メモリ回路２から読み出され
るディジタルオーディオ信号の遅延量を制御するように
している。

【００２８】ここで、図１の本実施例の時間軸圧縮回路
と前述した図６の従来の時間軸圧縮回路との違いは、読
出アドレス発生回路６からの前記読出アドレスＲＡに対
して、端子３１から供給される上記所定値（オフセット
値）を上記加算器３０によって加算し、このオフセット
値が加算された仮想読出アドレスｒａを、上記読出アド
レス制御回路８に送るようにした点である。したがって
、当該読出アドレス制御回路８では、当該仮想読出アド
レスｒａと上記書込アドレス発生回路５からの前記書込
アドレスＷＡとの比較が行われ、上記仮想読出アドレス
ｒａが上記書込アドレスＷＡを追い越さないようにな読
出アドレス制御がなされている。

【００２９】すなわち、本実施例において上記読出アド
レス発生回路６から出力される読出アドレスは、図２に
示すように、上記仮想読出アドレスｒａに対して上記オ
フセット値ＯＳの分だけ少ないアドレス値ｒａｏｓを与
えることになる。このため、上記メモリ回路２から読み
出されるデータ（ディジタルオーディオ信号）は、図２
に示すように、上記オフセット値ＯＳに応じて遅延（遅
延量Ｄ）されたものとなる。

【００３０】このようなことから、上記メモリ回路２か
ら読み出されるディジタルオーディオ信号は、上記オフ
セット値ＯＳに応じて遅延（遅延量Ｄ）されたものとな
る。また、このオフセット値ＯＳは、種々の値に変える
ことができ、このようにオフセット値ＯＳを変えること
によって、上記メモリ回路２から読み出されるディジタ
ルオーディオ信号の遅延量Ｄを変えることができるよう
になる。

【００３１】図３は、本発明実施例の時間軸圧縮回路の
他の具体例を示す図である。この図３においても、前述
した図６（及び図１）の構成要素と同様なものには、同
じ指示符号を付してその詳細な説明は省略する。

【００３２】すなわちこの図３においては、図１のよう
に読出アドレス値に対して所定のオフセット値ＯＳを加
算するのではなく、書込アドレス発生回路５からの書込
アドレスに対して、端子２１を介して供給される所定の
オフセット値ＯＳを引算器２０で引算し、このオフセッ
ト値が引算された仮想書込アドレスｗａを、上記書込ア
ドレス制御回路８に送るようにしている。したがって、
この具体例における上記読出アドレス制御回路８では、
当該仮想書込アドレスｗａと上記読出アドレス発生回路
５からの前記読出アドレスＲＡとの比較が行われ、上記
読出アドレスＲＡが上記仮想書込アドレスｗａを追い越
さないように読出アドレス制御がなされることになる。

【００３３】上述したように、本実施例の時間軸圧縮回
路においては、上記メモリ回路２を用いてディジタルオ
ーディオ信号の時間軸圧縮を行う際に、当該メモリ回路
２への書込アドレスに対して一定のオフセット量をもっ
た読出アドレスを与えるように制御することにより、こ
のメモリ回路２から読み出されるディジタルオーディオ
信号の遅延を行うことができる。また、上記メモリ回路
２への書込アドレスを一定のオフセット量が引かれたも
のとし、このオフセットされた書込アドレスを用いて当
該メモリ回路２のデータ読み出しを制御することにより
、同様にメモリ回路２から読み出されるディジタルオー
ディオ信号の遅延を行うことが可能となる。

【００３４】したがって、本発明実施例においては、デ
ィジタルオーディオ信号の遅延を時間軸圧縮（時間軸変
換）と同時に行えるようになり、従来のように時間軸圧
縮処理の前にディジタルオーディオ信号遅延のためのメ
モリ及びそのコントロール回路が不要で、回路構成が簡
単かつ大規模にならない。また、上記オフセット値ＯＳ
のみ与えることで容易に遅延量を設定することができる
と共に、当該オフセット値ＯＳを変えることで容易に遅
延量の変更ができる。また更に、上述のように簡単な回
路構成で実現できるため、時間軸圧縮用のメモリと共に
ＩＣ化が可能となり、小型、低消費電力化が可能となる
。

【００３５】

【発明の効果】上述のように、本発明の映像及び音声デ
ータ伝送装置おいては、ディジタルビデオ信号及びディ
ジタルオーディオ信号のシリアルイ伝送を行う場合に、
ディジタルオーディオ信号の時間軸圧縮を行う時間軸圧
縮回路の読出アドレス発生回路からの読出アドレスに所
定値を加算し、この所定値の加算された読出アドレスと
書込アドレス発生回路からの書込アドレスとを比較して
、所定値の加算された読出アドレスが書込アドレスを追
い越さない範囲で読出アドレス発生回路を制御してメモ
リ回路に書き込まれたディジタルオーディオ信号を読み
出すようにしているため、簡単な回路構成でディジタル
オーディオ信号を遅延させることができ、したがって、
ディジタルビデオ信号とディジタルオーディオ信号の位
相差を補正することが可能となる。

【図面の簡単な説明】

【図１】本発明実施例の映像及び音声データ伝送装置の
時間軸圧縮回路の構成を示すブロック図である。

【図２】本実施例におけるオフセット値を説明するため
の図である。

【図３】本実施例の時間軸圧縮回路の他の具体的構成を
示すブロック図である。

【図４】映像及び音声データをシリアル伝送する伝送装
置の構成を示すブロック図である。

【図５】ビデオ信号のシンクチップ期間に挿入されるデ
ィジタルオーディオ信号を説明するための図である。

【図６】従来の時間軸圧縮回路の構成を示すブロック図
である。

【図７】従来の時間軸圧縮回路における書込アドレスと
読出アドレスの関係を示す図である。

【図８】従来の時間軸圧縮回路の前に挿入されるディジ
タルオーディオ信号の遅延用回路を示すブロック図であ
る。

【符号の説明】

２・・・メモリ回路 ５・・・書込アドレス発生回路 ６・・・読出アドレス発生回路 ８・・・読出アドレス制御回路 ２０・・引算器 ３０・・加算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ディジタルビデオ信号の同期信号区間
   に時間軸圧縮回路により時間軸圧縮されたディジタルオ
   ーディオ信号の所定サンプル数を配置して上記ディジタ
   ルビデオ信号とディジタルオーディオ信号をシリアルに
   伝送するようにした映像及び音声データ伝送装置におい
   て、上記時間軸圧縮回路は、第１の速度で書込アドレス
   を発生する書込アドレス発生回路と、第１の速度とは異
   なった第２の速度で読出アドレスを発生する読出アドレ
   ス発生回路と、上記発生された書込アドレスによって上
   記ディジタルオーディオ信号が書き込まれると共に上記
   発生された読出アドレスによって上記ディジタルオーデ
   ィオ信号が時間軸圧縮されて読み出されるメモリ回路と
   、上記読出アドレスに所定値を加算するための加算器と
   、上記書込アドレスと上記加算器から出力されるアドレ
   スを比較して、上記加算器から出力されるアドレスが上
   記書込アドレスを追い越さない範囲で上記読出アドレス
   発生回路を制御する読出アドレス制御回路とからなるこ
   とを特徴とする映像及び音声データ伝送装置。