JPH04314282A

JPH04314282A - シリアルインターフェイス回路

Info

Publication number: JPH04314282A
Application number: JP3106492A
Authority: JP
Inventors: Shinji Matsunaka; 松中　真二; Mamoru Ueda; 衛上田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-04-12
Filing date: 1991-04-12
Publication date: 1992-11-05
Anticipated expiration: 2015-05-29
Also published as: JP3047500B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルインターフェ
イス回路に関し、特に所謂ディジタルオーディオＡＥＳ
／ＥＢＵインターフェイスにおける所謂ＡＥＳ／ＥＢＵ
フォーマットを採用した伝送を行うシリアルインターフ
ェイス回路に関する。

【０００２】

【従来の技術】例えばディジタルビデオテープレコーダ
（以下ディジタルＶＴＲという）として、所謂Ｄ１−フ
ォーマットを採用したディジタルＶＴＲや所謂Ｄ２−フ
ォーマットを採用したディジタルＶＴＲが知られている
。これらのディジタルＶＴＲでは、装置間の伝送を、映
像信号のみならず音声信号もディジタル信号に変換して
（以下ディジタルオーディオ信号という）行うようにな
っている。

【０００３】そして、上記ディジタルＶＴＲやディジタ
ル音声機器では、ディジタルオーディオ信号のインター
フェイスとして、所謂ディジタルオーディオＡＥＳ／Ｅ
ＢＵ（Ａｕｄｉｏ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｓｏｃｉ
ｅｔｙ／Ｅｕｒｏｐｅａｎ　Ｂｒｏａｄｃａｓｔｉｎｇ
　Ｕｎｉｏｎ　）インターフェイスが採用され、また、
そのフォーマットとしては所謂ＡＥＳ／ＥＢＵフォーマ
ットが採用されている。

【０００４】ここで、上記ＡＥＳ／ＥＢＵフォーマット
について説明する。サンプリング周波数は複数の、例え
ば４８ｋＨｚ　、４４．１ｋＨｚ　、４４．０５６ｋＨ
ｚ　、３２６ｋＨｚ　が用いられ、音声信号は、最大２
４ビット直線量子化されてＡＥＳ／ＥＢＵフォーマット
に準拠して伝送されるようになっている。

【０００５】具体的には、ＡＥＳ／ＥＢＵフォーマット
は、図４に示すように、上記サンプリング周波数でサン
プリングされた１サンプル（ワード）の音声データから
なるサブフレーム５０が、先頭から順に同期のための４
ビットからなるプリアンブル５１と、音声データの拡張
に当てられる４ビットからなるオキジャリ５２と、２０
ビットからなる音声データ５３と、それぞれ１ビットか
らなり、音声データの有効性を示すバリディティフラグ
５４と、ユーザーズデータ５５と、サンプリング周波数
や用途等を示すチャンネルステータス５６と、エラー検
出のためのパリティ５７とから構成されている。

【０００６】そして、例えば２チャンネル（チャンネル
＃１とチャンネル＃２）伝送の場合、２つの上記サブフ
レーム５０（サブフレーム＃１とサブフレーム＃２）で
フレーム６１を作り、さらに、１９２個のフレーム６１
（フレーム＃０〜フレーム＃１９１）でブロック６０を
構成している。そして、例えばステレオモードでは、チ
ャンネル＃１が左（Ｌ）チャンネルとなり、チャンネル
＃２が右（Ｒ）チャンネルとなっている。

【０００７】上記チャンネルステータスのフォーマット
は、１ブロック中の１９２個のチャンネルステータスビ
ットを２４バイト（＝１９２÷８、バイト＃０〜バイト
＃２３）構成とし、各バイト＃０〜バイト＃２３は、例
えばサンプリング周波数や用途等を識別するために用い
られるようになっている。

【０００８】具体的には、例えば表１に示すように、バ
イト＃０のビットｂ０　（ＬＳＢ）は民生（コンスーマ
）用と業務（プロフェッショナル）用の識別に用いられ
、ビットｂ１　はオーディオモードとそれ以外のモード
の識別に用いられ、ビットｂ２　〜ビットｂ４　の３ビ
ットはエンファシスの有無の識別に用いられ、ビットｂ
５　〜ビットｂ７（ＭＳＢ）の３ビットはサンプリング
周波数の識別に用いられるようになっている。例えばプ
ロフェッショナル用として使用するときは、オーディオ
モードであり、エンファシスをかけず、サンプリング周
波数を４８ｋＨｚ　とした伝送モードが頻繁に用いられ
る結果、このバイト＃０としては、「１０１００００１
」（１が正論理、０が負論理を表す）のパターンが用い
られることが多い。

【０００９】また、バイト＃１のビットｂ０　〜ビット
ｂ３　の４ビットはステレオモードとモノラルモードの
識別に用いられ、ビットｂ４　〜ビットｂ７　の４ビッ
トは未定義である。

【００１０】また、バイト＃２は音声データの有効ビッ
ト長を表すのに用いられ、バイト＃３〜バイト＃２１は
未定義であり、バイト＃２２はバリディティフラグに用
いられ、バイト＃２３は、ブロック内でのチャンネルス
テータスのエラー検出、エラー訂正のための所謂ＣＲＣ
Ｃ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｏｄｅ）
に用いられる。

【００１１】そして、音声信号は、設定されたサンプリ
ング周波数及びビット長でディジタル信号に変換された
後、上述の同期信号（プリアンブル）、サンプリング周
波数や用途等の情報が付加され、ＡＥＳ／ＥＢＵフォー
マットに準拠してシリアル伝送される。

【００１２】このシリアル伝送における伝送路としては
、以前は、ディジタルビデオ信号用に１本、ディジタル
オーディオ信号用に２本の計３本のケーブルが用いられ
ていたが、近年、ディジタルオーディオ信号の所謂シン
クチップ（Ｓｙｎｃ．　Ｔｉｐ　）期間に、ディジタル
オーディオ信号を時間軸圧縮して挿入し、すなわち時分
割多重し、１本のケーブルを用いて伝送するようになっ
ている。

【００１３】ここで、ディジタルオーディオ信号をＡＥ
Ｓ／ＥＢＵフォーマットに適合させ、ディジタルビデオ
信号とディジタルビデオ信号を時分割多重し、１本の伝
送路を介して伝送するための従来のシリアルインターフ
ェイス回路について説明する。

【００１４】従来のシリアルインターフェイス回路は、
図５に示すように、例えば２３バイトのレジスタから構
成され、マイクロコンピュータ（以下ＣＰＵという）等
からのアドレスに基づいて、同じくＣＰＵ等からのサン
プリング周波数や用途等の情報（以下チャンネルステー
タスデータという）を記憶するチャンネルステータスレ
ジスタ７２と、該チャンネルステータスレジスタ７２か
らのチャンネルステータスデータにエラー訂正符号を付
加するＣＲＣＣ発生回路７３と、エラー訂正符号が付加
されたチャンネルステータスデータ等とディジタルオー
ディオ信号を一旦記憶し、こられをシリアルデータとし
て出力するシフトレジスタ７４と、上記チャンネルステ
ータスレジスタ７２、ＣＲＣＣ発生回路７３及びシフト
レジスタ７４にブロックに同期したクロックを供給する
ブロックカウンタ７５と、上記シフトレジスタ７４から
のシリアルデータを時間軸圧縮するＦＩＦＯ（Ｆｉｒｓ
ｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）７６とから構成される
。

【００１５】そして、このシリアルインターフェイス回
路は、端子８１を介して供給されるディジタルオーディ
オ信号に、端子８２を介して供給されるチャンネルステ
ータスデータを付加してＡＥＳ／ＥＢＵフォーマット準
拠したシリアルデータを形成した後、時間軸圧縮し、こ
の時間軸圧縮されたシリアルデータを端子８３を介して
、ディジタルビデオ信号と時分割多重するＭＵＸ（図示
せず）に供給するようになっている。

【００１６】

【発明が解決しようとする課題】ところで、チャンネル
ステータスデータを記憶する上記チャンネルステータス
レジスタ７２は、上述の表１に示すような種々の設定値
に対応できるように、すなわちチャンネルステータスの
各バイトをサンプリング周波数や用途等に対応して設定
可能とし、汎用性がある１個の集積回路（ＩＣ）として
供給されている。ところが、汎用性が有るがために、逆
に、以下のような不都合が生じている。

【００１７】例えば、上記シリアルインターフェイス回
路を、例えば業務（プロフェッショナル）用のディジタ
ルＶＴＲに用いたとき、チャンネルステータスのバイト
＃０のパターンとしては上述したように「１０１０００
０１」が頻繁に用いられるが、この頻繁に用いられるパ
ターンもＣＰＵを接続してその都度設定する必要があり
、工数がかかり、設定に時間を有していた。

【００１８】本発明は、このような実情に鑑みてなされ
たものであり、頻繁に用いられるチャンネルステータス
の値を簡単設定し得、設定にかかる工数や時間を短縮す
ると共に、省電力を図ることができるシリアルインター
フェイス回路の提供を目的とする。

【００１９】

【課題を解決するための手段】本発明では、上記課題を
解決するために、ディジタル映像信号とディジタル音声
信号を時分割多重して伝送するシリアルインターフェイ
ス回路において、上記ディジタル音声信号に関する情報
をラッチするラッチ手段と、該ラッチ手段の出力を強制
的に所定値に設定する設定手段と、上記ラッチ手段の出
力をディジタル音声信号に付加して出力する付加手段と
を有することを特徴とする。

【００２０】

【作用】本発明に係るシリアルインターフェイス回路で
は、ディジタル音声信号に関する情報の内の所定値とし
て頻繁に用いられる情報は、ラッチ手段の出力を強制的
にその値に設定し、所定値とされた情報をディジタル音
声信号に付加して出力する。

【００２１】

【実施例】以下、本発明に係るシリアルインターフェイ
ス回路の一実施例を図面を参照しながら説明する。

【００２２】図１はこの実施例におけるシリアルインタ
ーフェイス回路の回路構成を示し、図２はディジタルビ
デオテープレコーダ（以下単位ＶＴＲという）間のシリ
アルデータ伝送に上記シリアルインターフェイス回路を
用いたときのシステム構成を示すものでる。

【００２３】まず、このシステムについて説明する。こ
のシステムは、図２に示すように、磁気テープを再生し
、ディジタル映像信号（以下ディジタルビデオ信号とい
う）とディジタル音声信号（以下ディジタルオーディオ
信号という）を送出するＶＴＲ１と、該ＶＴＲ１からの
ディジタルオーディオ信号に、ディジタルオーディオ信
号に関する情報、例えばサンプリング周波数や用途等（
以下チャンネルステータスデータという）を付加した後
、時間軸圧縮するシリアルインターフェイス回路（以下
ＩＮＦという）２と、上記ＶＴＲ１からのディジタルビ
デオ信号と上記ＩＮＦ２からの時間軸圧縮されたディジ
タルオーディオ信号（以下オーディオデータという）を
時分割多重するＭＵＸ３と、１本の例えば同軸ケーブル
からなり、上記ＭＵＸ３からのディジタルビデオ信号と
オーディオデータが時分割多重された信号を伝送する伝
送路４と、該伝送路４を介して伝送されてくる多重信号
からディジタルビデオ信号とオーディオデータを分離す
るＳＥＰ５と、該ＳＥＰ５からのオーディオデータを時
間軸伸長してディジタルオーディオ信号を再生する時間
軸伸長回路６と、上記ＳＥＰ５からのディジタルビデオ
信号と上記時間軸伸長回路６からのディジタルオーディ
オ信号を磁気テープに記録するＶＴＲ７とから構成され
る。

【００２４】そして、このシステムの送信側は、ＶＴＲ
１からのディジタルオーディオ信号に同期信号やチャン
ネルステータスデータ等を付加すると共に、時間軸圧縮
した後、ＶＴＲ１からのディジタルビデオ信号とオーデ
ィオデータを時分割多重して送出するようになっている
。また、このシステムの受信側は、伝送路４を介して伝
送されてくる信号から、ディジタルビデオ信号とディジ
タルビデオ信号を分離再生してＶＴＲ２に供給するよう
になっている。

【００２５】上記ＩＮＦ２は、図１に示すように、例え
ばマイクロコンピュータ（以下ＣＰＵという）等からの
サンプリング周波数や用途等の情報（以下チャンネルス
テータスデータという）をクロックによりラッチすると
共に、後述するプリセット信号によりプリセットされる
ラッチ回路１１と、上記ＣＰＵ等からのアドレスに基づ
いて、上記ラッチ回路１１からのチャンネルステータス
データを記憶するチャンネルステータスレジスタ１２と
、該チャンネルステータスレジスタ１２からのチャンネ
ルステータスデータにエラー訂正符号を付加するＣＲＣ
Ｃ発生回路１３と、ディジタルオーディオ信号とエラー
訂正符号が付加されたチャンネルステータスデータ等と
を一旦記憶し、こられをシリアルデータとして出力する
シフトレジスタ１４と、上記チャンネルステータスレジ
スタ１２、ＣＲＣＣ発生回路１３及びシフトレジスタ１
４にブロックに同期したクロックを供給するブロックカ
ウンタ１５と、上記シフトレジスタ１４からのシリアル
データを時間軸圧縮するＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　
Ｆｉｒｓｔ　Ｏｕｔ）１６とから構成される。

【００２６】そして、このＩＮＦ２は、端子２１を介し
て供給されるディジタルオーディオ信号に、端子２２を
介して供給されるチャンネルステータスデータを付加し
て所謂ＡＥＳ／ＥＢＵ（Ａｕｄｉｏ　Ｅｎｇｉｎｅｅｒ
ｉｎｇ　Ｓｏｃｉｅｔｙ／Ｅｕｒｏｐｅａｎ　Ｂｒｏａ
ｄｃａｓｔｉｎｇ　Ｕｎｉｏｎ）フォーマット準拠した
シリアルデータを形成した後、時間軸圧縮し、この時間
軸圧縮されたシリアルデータを端子２３を介して上述の
図２に示すＭＵＸ３に供給するようになっている。また
、このとき、端子２６を介してプリセット信号が供給さ
れた時点での上記付加されるチャンネルステータスデー
タの値を、端子２２を介して供給される値に関係なく、
所定値（所謂ディフォルト）にするようになっている。

【００２７】つぎに、このＩＮＦ２の動作について説明
する。ラッチ回路１１は、端子２５を介して供給される
クロックにより、端子２２を介して供給されるチャンネ
ルステータスデータをラッチして出力すると共に、端子
２６を介してプリセット信号が供給されたときは、その
出力を所定値として出力する。

【００２８】チャンネルステータスレジスタ１２は、例
えば２３バイトのレジスタを有し、ラッチ回路１１から
のチャンネルステータスデータを、端子２７を介して供
給されるアドレスに基づいて各レジスタにそれぞれ記憶
する。すなわち、上述した表１に示すチャンネルステー
タスのバイト＃０〜バイト＃２２の値を各レジスタに記
憶する。

【００２９】そして、チャンネルステータスレジスタ１
２は、ブロックカウンタ１５からの例えばＡＥＳ／ＥＢ
Ｕフォーマットにおけるサブフレームに同期したクロッ
クにより、チャンネルステータスのバイト＃０のビット
ｂ０　（ＬＳＢ）からバイト＃２２のビットｂ７　（Ｍ
ＳＢ）までを１ビットづつ順次読み出してＣＲＣＣ発生
回路１３に供給する。

【００３０】ＣＲＣＣ発生回路１３は、ブロック単位に
、すなわちチャンネルステータスにバイト＃０〜バイト
＃２２に８ビットからなるエラー訂正符号（バイト＃２
３）を付加してシフトレジスタ１４に供給する。

【００３１】シフトレジスタ１４は、端子２１を介して
供給されるディジタルオーディオ信号と、ＣＲＣＣ発生
回路１３からのチャンネルステータスデータと、例えば
ブロックカウンタ１５からの同期信号等を、上述した図
４に示すようなＡＥＳ／ＥＢＵフォーマットにおけるサ
ブフレームのフォーマットに適合するように記憶した後
、ブロックカウンタ１５からのクロックに基づいてシフ
トして出力する。すなわち、シフトレジスタ１４からは
、順に４ビットからなる同期信号、最大２４ビットから
なる音声データ、それぞれ１ビットからなるバリディテ
ィフラグ、ユーザーズデータ、チャンネルステータスデ
ータ、パリティビット（以下これらをオーディオデータ
という）が繰り返して出力されることになる。

【００３２】ＦＩＦＯ１６は、端子２８を介して供給さ
れる書込アドレスに基づいてオーディオデータを順次記
憶し、また、端子２９を介して供給される、例えばオー
ディオデータを映像信号の所謂シンクチップ（Ｓｙｎｃ
．　Ｔｉｐ　）期間内に圧縮するための読出アドレスに
基づいて、記憶されたオーディオデータを順次読み出し
、端子２９を介して上述の図２に示すＭＵＸ３に供給す
る。

【００３３】かくして、ＭＵＸ３から１本の伝送路４に
ディジタルビデオ信号とオーディオデータが時分割多重
された信号が送出される。

【００３４】ところで、上述のオーディオデータに挿入
されたチャンネルステータスデータは、サンプリング周
波数や用途等を識別するためのものであり、端子２２か
らその値を供給することにより用途等に応じた値に自由
に設定できるが、例えば業務用（プロフェッショナル用
）として使用するときは、オーディオモードであり、エ
ンファシスをかけず、サンプリング周波数を４８ｋＨｚ
　とした伝送モードが用いられ、このチャンネルステー
タスのバイト＃０のパターンとしては、「１０１０００
０１」が頻繁に用いられる。

【００３５】そこで、本発明では、上述したように、端
子２６を介してプリセット信号が供給された時点で、ラ
ッチ回路１１の出力が、端子２２を介して供給される値
に関係なく、頻繁に使用されるパターン、例えばチャン
ネルステータスのバイト＃０が「１０１００００１」と
なるようにすると共に、プリセット信号が供給されてい
ないときは端子２２を介して供給される値、例えばバイ
ト＃１が「０００１００００」、バイト＃２が「００１
１００００」、バイト＃３〜バイト＃２１が「００００
００００」、バイト＃２２が「０００００１１１」とな
るようにし、ＣＰＵ等において、バイト＃０のように、
頻繁に使用されるパターンを設定する工数を削除するよ
うにしている。

【００３６】具体的には、ラッチ回路１１は、例えば図
３に示すように、チャンネルステータスのビットｂ０　
〜ビットｂ７　の各値をそれぞれ記憶するフリップフロ
ップ（以下ＦＦという）３０〜３７と、該ＦＦ３０、３
２、３７の各入出力にそれぞれ接続されているインバー
タ（以下ＩＮＶという）４１〜４６とから構成される。

【００３７】そして、チャンネルステータスのバイト＃
０の値をチャンネルステータスレジスタ１２に記憶する
ときは、端子２６を介して供給するプリセット信号を例
えば「０」にし、ＦＦ３０〜３７をリセットする。この
結果、ＦＦ３０〜３７の各出力は「０」となり、ＩＮＶ
４４〜４６の各出力は「１」となる。すなわちバイト＃
０のパターンは、「１０１００００１」となり、チャン
ネルステータスレジスタ１２にこの値が記憶される。

【００３８】一方、チャンネルステータスの他のバイト
＃１〜バイト＃２２を記憶するときは、プリセット信号
を「１」にする。この結果、ＦＦ３０、３２、３７には
、ＩＮＶ４１〜４３でそれぞれ反転された（「０」が「
１」、「１」が「０」となる）ビットｂ０　、ｂ２　、
ｂ７　の各値がそれぞれラッチされ、ＦＦ３１及びＦＦ
３３〜３６には、ビットｂ１　、ｂ３　、ｂ４　、ｂ５
　、ｂ６　の各値がそれぞれラッチされる。そして、Ｆ
Ｆ３０、３２、３７の各出力はＩＮＶ４４〜４６で反転
されて出力され、ＦＦ３１及びＦＦ３３〜３６の各出力
はそのまま出力される。すなわち、このラッチ回路１１
は、各ビットの値をそのままあるいは２回反転して出力
することになり、端子２５を介して供給されるチャンネ
ルステータスデータを変化させることなく、チャンネル
ステータスレジスタ１２に供給する。

【００３９】かくして、頻繁に使用するパターン、例え
ばチャンネルステータスのバイト＃０のパターンを、プ
リセット信号を「０」にすることにより、簡単に設定す
ることができる。この結果、設定工数や時間を削減でき
、また、例えばバイト＃０はＣＰＵを介することなく設
定できるので、消費電力を軽減することができる。

【００４０】なお、バイト＃０のパターンは、上述の「
１０１００００１」に限定されるものではく、インバー
タ回路の位置を他のビットの位置とすることにより、デ
ィフォルトのパターンを変更できることは言うまでもな
い。また、インバータ回路を信号線から切り離すような
スイッチを設け、ユーザに応じてディフォルトのパター
ンを変更できるようにしてもよい。

【００４１】また、本発明は上述の実施例に限定される
ものではなく、例えばディジタルビデオ信号とディジタ
ルオーディオ信号を別々にシリアルデータとして伝送す
るシリアルインターフェイス回路にも本発明を適用でき
ることは言うまでもない。

【００４２】

【発明の効果】以上の説明でも明らかなように、ディジ
タル音声信号に関する情報をラッチするラッチ手段と、
ラッチ手段の出力を強制的に所定値に設定する設定手段
と、ラッチ手段の出力をディジタル音声信号に付加して
出力する付加手段とを有することにより、ディジタル音
声信号に関する情報、すなわちＡＥＳ／ＥＢＵフォーマ
ットにおけるチャンネルステータスを、頻繁に使用する
値、例えば業務（プロフェッショナル）用で使用すると
きの値に簡単に設定することができ、設定のための工数
や時間を削減することができると共に、消費電力を軽減
することができる。

【図面の簡単な説明】

【図１】本発明を適用したシリアルインターフェイス回
路の回路構成を示すブロック図である。

【図２】ディジタルＶＴＲ間のデータ伝送に上記シリア
ルインターフェイス回路を用いたときのシステム構成を
示すブロック図である。

【図３】上記シリアルインターフェイス回路を構成する
ラッチ回路の回路構成を示す回路図である。

【図４】ＡＥＳ／ＥＢＵフォーマットにおけるブロック
及びフレームのフォーマットを示す図である。

【図５】従来のシリアルインターフェイス回路の回路構
成を示すブロック図である。

【符号の説明】

１１・・・ラッチ回路１２・・・チャンネルステータスレジスタ１４・・・シ
フトレジスタ２６・・・プリセット信号入力端子

【表１】

Claims

【特許請求の範囲】

【請求項１】　　ディジタル映像信号とディジタル音声
信号を時分割多重して伝送するシリアルインターフェイ
ス回路において、上記ディジタル音声信号に関する情報
をラッチするラッチ手段と、該ラッチ手段の出力を強制
的に所定値に設定する設定手段と、上記ラッチ手段の出
力をディジタル音声信号に付加して出力する付加手段と
を有することを特徴とするシリアルインターフェイス回
路。