JPH04315469A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04315469A JPH04315469A JP3082160A JP8216091A JPH04315469A JP H04315469 A JPH04315469 A JP H04315469A JP 3082160 A JP3082160 A JP 3082160A JP 8216091 A JP8216091 A JP 8216091A JP H04315469 A JPH04315469 A JP H04315469A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000003990 capacitor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- 230000000694 effects Effects 0.000 description 5
- 239000002699 waste material Substances 0.000 description 1
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ装置に関
し、特に対をなすビット線間の信号を増幅するセンス増
幅器を備えたＤＲＡＭ型の半導体メモリ装置に関する。
し、特に対をなすビット線間の信号を増幅するセンス増
幅器を備えたＤＲＡＭ型の半導体メモリ装置に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）では、通常１個のメモリセルが１個の
容量素子と１個のスイッチング用ＭＯＳ型のトランジス
タからなり、容量素子に蓄積された電荷の量を“０”と
“１”とに対応させて情報を記録する。その情報を読出
すためには、スイッチング用のトランジスタを介して容
量素子に接続されたビット線に現れる微小な電位の変化
を検出しなければならないため、ビット線に対する外部
からの雑音の影響を極力排除する必要があるが、このた
めには折り返しビット線構成のものが有効である。
モリ（ＤＲＡＭ）では、通常１個のメモリセルが１個の
容量素子と１個のスイッチング用ＭＯＳ型のトランジス
タからなり、容量素子に蓄積された電荷の量を“０”と
“１”とに対応させて情報を記録する。その情報を読出
すためには、スイッチング用のトランジスタを介して容
量素子に接続されたビット線に現れる微小な電位の変化
を検出しなければならないため、ビット線に対する外部
からの雑音の影響を極力排除する必要があるが、このた
めには折り返しビット線構成のものが有効である。
【０００３】ＤＲＡＭでの情報の読出しは、通常読出す
対象のメモリセルが接続されたビット線と、ダミーセル
が接続されたもう１本のビット線との間の電位差をセン
ス増幅器により差動増幅することにより行うが、これら
２本のビット線を隣接して走るように配置するのが折り
返しビット線構成であり、外来雑音の大部分を同相モー
ドとして排除することができる。
対象のメモリセルが接続されたビット線と、ダミーセル
が接続されたもう１本のビット線との間の電位差をセン
ス増幅器により差動増幅することにより行うが、これら
２本のビット線を隣接して走るように配置するのが折り
返しビット線構成であり、外来雑音の大部分を同相モー
ドとして排除することができる。
【０００４】一方、これら２本のビット線をセンス増幅
器のそれぞれ反対側に延ばす構成のものを開放ビット線
構成と呼ぶ。
器のそれぞれ反対側に延ばす構成のものを開放ビット線
構成と呼ぶ。
【０００５】折り返しビット線構成は上記のような著し
い利点を有するが、これを実現するためには各ビット線
が全ワード線（ビット線と交差するように走り、メモリ
セルのスイッチング用のトランジスタのゲートと接続す
る）の半分だけと結合するセルを配置する必要があるた
め、開放ビット線構成に比べて占有面積が大きくなると
いう欠点がある。
い利点を有するが、これを実現するためには各ビット線
が全ワード線（ビット線と交差するように走り、メモリ
セルのスイッチング用のトランジスタのゲートと接続す
る）の半分だけと結合するセルを配置する必要があるた
め、開放ビット線構成に比べて占有面積が大きくなると
いう欠点がある。
【０００６】図５（Ａ），（Ｂ）はそれぞれ従来の折り
返しビット線構成の半導体メモリ装置の第１の例を示す
レイアウト図及び等価回路図である。
返しビット線構成の半導体メモリ装置の第１の例を示す
レイアウト図及び等価回路図である。
【０００７】この例は、基板上に設けられた、互いに平
行かつ所定の間隔で配置された複数のワード線２と、こ
れら各ワード線２と絶縁されて直交し互いに平行かつ所
定の間隔で配置された複数のビット線３と、ソース・ド
レインの一方をビット線３の所定の１本に共通接続しソ
ース・ドレインの他方をワード線の隣接する所定の２本
にそれぞれ対応して接続するスイッチング用の第１及び
第２のトランジスタＴｒ１，Ｔｒ２、並びに一端をこれ
ら第１及び第２のトランジスタＴｒのソース・ドレイン
の他方とそれぞれ対応して接続する第１及び第２の容量
素子１１をそれぞれ備えた複数のメモリ素子領域１とを
有し、複数のメモリ素子領域１が同一のビット線３と接
続する各メモリ素子領域１は２本おきにかつ隣接する２
本のワード線２と接続し、互いに隣接する２本のビット
線と接続する各メモリ素子領域１は、片方のビット線３
のメモリ素子領域１と接続する２本のワード線２が、他
方のビット線３のメモリ素子領域１とは接続しないよう
な形状に配置されている。
行かつ所定の間隔で配置された複数のワード線２と、こ
れら各ワード線２と絶縁されて直交し互いに平行かつ所
定の間隔で配置された複数のビット線３と、ソース・ド
レインの一方をビット線３の所定の１本に共通接続しソ
ース・ドレインの他方をワード線の隣接する所定の２本
にそれぞれ対応して接続するスイッチング用の第１及び
第２のトランジスタＴｒ１，Ｔｒ２、並びに一端をこれ
ら第１及び第２のトランジスタＴｒのソース・ドレイン
の他方とそれぞれ対応して接続する第１及び第２の容量
素子１１をそれぞれ備えた複数のメモリ素子領域１とを
有し、複数のメモリ素子領域１が同一のビット線３と接
続する各メモリ素子領域１は２本おきにかつ隣接する２
本のワード線２と接続し、互いに隣接する２本のビット
線と接続する各メモリ素子領域１は、片方のビット線３
のメモリ素子領域１と接続する２本のワード線２が、他
方のビット線３のメモリ素子領域１とは接続しないよう
な形状に配置されている。
【０００８】図６は従来の折り返しビット線構成の第２
の例を示すレイアウト図である。
の例を示すレイアウト図である。
【０００９】この例は図５に示された第１に対しメモリ
素子領域１の配置が若干相違している。この例では、互
いに隣接する２本のビット線３と接続する各メモリ素子
領域１は、紙面左下隅を原点としたとき、原点に近い方
のビット線３のメモリ素子領域１の第２のトランジスタ
及び容量素子の接続点と接続するワード線２に、原点に
遠い方のビット線３のメモリ素子領域１の第１のトラン
ジスタ及び容量素子の接続点を接続するように配置され
ている。
素子領域１の配置が若干相違している。この例では、互
いに隣接する２本のビット線３と接続する各メモリ素子
領域１は、紙面左下隅を原点としたとき、原点に近い方
のビット線３のメモリ素子領域１の第２のトランジスタ
及び容量素子の接続点と接続するワード線２に、原点に
遠い方のビット線３のメモリ素子領域１の第１のトラン
ジスタ及び容量素子の接続点を接続するように配置され
ている。
【００１０】これら第１及び第２の例では、隣接するメ
モリ素子領域１の間に、メモリ素子領域が形成されてい
ない、ワード線２が素通りするだけの無駄な領域５が存
在する。
モリ素子領域１の間に、メモリ素子領域が形成されてい
ない、ワード線２が素通りするだけの無駄な領域５が存
在する。
【００１１】図７は従来の開放ビット線構成の半導体メ
モリ装置の一例を示すレイアウト図である。
モリ装置の一例を示すレイアウト図である。
【００１２】この例では、メモリ素子領域１が、これら
を分離するに必要な領域だけで分離されており、ワード
線が素通りするだけの無駄な領域５はない。
を分離するに必要な領域だけで分離されており、ワード
線が素通りするだけの無駄な領域５はない。
【００１３】なお、これらの例において、容量素子１１
としてはワード線２より上側に堆積した電極により形成
されたスタック型容量または基板に掘って穴の壁面を利
用したトレンチ型容量を想定している。また、図面を見
やすくするため、ビット線３は１本の直線により接続関
係のみを示した。また、上述したように、折り返しビッ
ト線構成では、全ワード線２の半分がメモリ素子領域１
と結合せずにビット線３を素通りできるようにするため
、開放ビット線構成に比べて余分な面積（無駄な領域５
）が必要になる。仮に各種の設計可能な最小寸法がすべ
てある値Ｆに等しいとし、位置合わせ余裕を無視したと
き、従来の配置で可能なセルあたりの面積の最小値は開
放ビット線構成で６Ｆ２ であるのに対し、折り返しビ
ット線構成では８Ｆ２ となる。
としてはワード線２より上側に堆積した電極により形成
されたスタック型容量または基板に掘って穴の壁面を利
用したトレンチ型容量を想定している。また、図面を見
やすくするため、ビット線３は１本の直線により接続関
係のみを示した。また、上述したように、折り返しビッ
ト線構成では、全ワード線２の半分がメモリ素子領域１
と結合せずにビット線３を素通りできるようにするため
、開放ビット線構成に比べて余分な面積（無駄な領域５
）が必要になる。仮に各種の設計可能な最小寸法がすべ
てある値Ｆに等しいとし、位置合わせ余裕を無視したと
き、従来の配置で可能なセルあたりの面積の最小値は開
放ビット線構成で６Ｆ２ であるのに対し、折り返しビ
ット線構成では８Ｆ２ となる。
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、折り返しビット線構成では全ワード線２
の半分がメモリ素子領域１と結合せずビット線３を素通
りするため、無駄な領域５が存在しチップ面積が大きく
なり、開放ビット線構成では無駄な領域５はなくなるが
センス増幅器の両側にビット線３が延在するので、外来
雑音に対して弱いという欠点がある。
メモリ装置は、折り返しビット線構成では全ワード線２
の半分がメモリ素子領域１と結合せずビット線３を素通
りするため、無駄な領域５が存在しチップ面積が大きく
なり、開放ビット線構成では無駄な領域５はなくなるが
センス増幅器の両側にビット線３が延在するので、外来
雑音に対して弱いという欠点がある。
【００１５】本発明の目的は、外来雑音に対して強く、
しかもチップ面積を縮小することができる半導体メモリ
装置を提供することにある。
しかもチップ面積を縮小することができる半導体メモリ
装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体メモリ装
置は、基板上の一つの角に原点を設定してこの原点を通
り互いに交差するＸ軸及びＹ軸を定め前記基板上に、前
記Ｙ軸と平行しかつ互いに所定の間隔で配置された複数
のワード線と、前記Ｘ軸と平行しかつ互いに所定の間隔
で前記各ワード線と絶縁されて交差するように配置され
た複数のビット線と、ソース・ドレインの一方を前記ビ
ット線の所定の１本に共通接続し前記ソース・ドレイの
他方を前記ワード線の隣接する所定の２本にそれぞれ対
応して接続するスイッチング用の第１及び第２のトラン
ジスタ、並びに一端をこれら第１及び第２のトランジス
タのソース・ドレインの他方とそれぞれ対応して接続す
る第１及び第２の容量素子をそれぞれ備えた複数のメモ
リ素子領域とを有し、前記複数のメモリ素子領域が、同
一の前記ビット線と接続する各メモリ素子領域は２本お
きにかつ隣接する２本の前記ワード線と接続し、互いに
隣接する２本の前記ビット線と接続する各メモリ素子領
域は、前記原点に近い方のビット線のメモリ素子領域の
第２のトランジスタ及び容量素子の接続点と接続するワ
ード線に、前記原点に遠い方のビット線のメモリ素子領
域の第１のトランジスタ及び容量素子の接続点を接続す
るように配置された半導体メモリ装置において、前記各
ビット線及び各メモリ素子領域を、前記原点に最も近い
ワード線上のメモリ素子領域は固定しておき、前記原点
から前記ビット線の走る方向に遠ざかるに従って順次移
動量が多くなるように、前記各ワード線と平行にかつ前
記原点から遠い方のビット線方向へ移動させた配置とし
て構成される。
置は、基板上の一つの角に原点を設定してこの原点を通
り互いに交差するＸ軸及びＹ軸を定め前記基板上に、前
記Ｙ軸と平行しかつ互いに所定の間隔で配置された複数
のワード線と、前記Ｘ軸と平行しかつ互いに所定の間隔
で前記各ワード線と絶縁されて交差するように配置され
た複数のビット線と、ソース・ドレインの一方を前記ビ
ット線の所定の１本に共通接続し前記ソース・ドレイの
他方を前記ワード線の隣接する所定の２本にそれぞれ対
応して接続するスイッチング用の第１及び第２のトラン
ジスタ、並びに一端をこれら第１及び第２のトランジス
タのソース・ドレインの他方とそれぞれ対応して接続す
る第１及び第２の容量素子をそれぞれ備えた複数のメモ
リ素子領域とを有し、前記複数のメモリ素子領域が、同
一の前記ビット線と接続する各メモリ素子領域は２本お
きにかつ隣接する２本の前記ワード線と接続し、互いに
隣接する２本の前記ビット線と接続する各メモリ素子領
域は、前記原点に近い方のビット線のメモリ素子領域の
第２のトランジスタ及び容量素子の接続点と接続するワ
ード線に、前記原点に遠い方のビット線のメモリ素子領
域の第１のトランジスタ及び容量素子の接続点を接続す
るように配置された半導体メモリ装置において、前記各
ビット線及び各メモリ素子領域を、前記原点に最も近い
ワード線上のメモリ素子領域は固定しておき、前記原点
から前記ビット線の走る方向に遠ざかるに従って順次移
動量が多くなるように、前記各ワード線と平行にかつ前
記原点から遠い方のビット線方向へ移動させた配置とし
て構成される。
【００１７】
【作用】この発明に従ってワード線（２）とビット線（
３）のなす角を９０度からずらすことにより、折り返し
ビット線構成における無駄な領域（５）の面積を減らす
ことができ、その結果、チップ面積を削減することがで
き、また無駄な領域（５）が減少した分の面積をメモリ
素子領域（１）に割り当てることができるので、チップ
面積の増加を抑えながらメモリ容量を増大させることが
できる。
３）のなす角を９０度からずらすことにより、折り返し
ビット線構成における無駄な領域（５）の面積を減らす
ことができ、その結果、チップ面積を削減することがで
き、また無駄な領域（５）が減少した分の面積をメモリ
素子領域（１）に割り当てることができるので、チップ
面積の増加を抑えながらメモリ容量を増大させることが
できる。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１９】図１は本発明の第１の実施例を示すレイア
ウト図である。
ウト図である。
【００２０】この実施例が図６に示された従来の半導体
メモリ装置と相違する点は、各ビット線３及び各メモリ
素子領域１を、最も原点に近いワード線２上のメモリ素
子領域１は固定しておき、原点からビット線３の走る方
向に遠ざかるに従って順次移動量が多くなるように、原
点から遠い方のビット線方向３方向へ、各ワード線２と
平行に、隣接するビット線３のメモリ素子領域１が一直
線上に並ぶまで移動させた配置とした点にある。
メモリ装置と相違する点は、各ビット線３及び各メモリ
素子領域１を、最も原点に近いワード線２上のメモリ素
子領域１は固定しておき、原点からビット線３の走る方
向に遠ざかるに従って順次移動量が多くなるように、原
点から遠い方のビット線方向３方向へ、各ワード線２と
平行に、隣接するビット線３のメモリ素子領域１が一直
線上に並ぶまで移動させた配置とした点にある。
【００２１】このように各ビット線３及び各メモリ素子
領域１を配置することにより、図５，図６に示された無
駄な領域５は完全になくなり、１セル当りの面積を図７
に示された開放ビット線構成の限界と等しい６Ｆ２ と
することができ、チップ面積を小さくすることができる
。 この面積は、図５，図６の場合に比べ２５％程度の減少
となる。
領域１を配置することにより、図５，図６に示された無
駄な領域５は完全になくなり、１セル当りの面積を図７
に示された開放ビット線構成の限界と等しい６Ｆ２ と
することができ、チップ面積を小さくすることができる
。 この面積は、図５，図６の場合に比べ２５％程度の減少
となる。
【００２２】図２は本発明の第２の実施例を示すレイア
ウト図である。
ウト図である。
【００２３】この第２の実施例は、ビット線３及びメモ
リ素子領域１の移動量を第１の実施例より少なくしたも
ので、チップ面積の削減効果は第１の実施例より小さく
なるが、ビット線３，メモリ素子領域１の移動量を大き
くすることによりビット線３のピッチが小さくなるのを
防ぐことができる利点がある。
リ素子領域１の移動量を第１の実施例より少なくしたも
ので、チップ面積の削減効果は第１の実施例より小さく
なるが、ビット線３，メモリ素子領域１の移動量を大き
くすることによりビット線３のピッチが小さくなるのを
防ぐことができる利点がある。
【００２４】そこで設計においては、実現できるビット
線ピッチ、所望のメモリ素子領域幅などの要因に応じて
、これらを移動する量を選択するとよい。通常、メモリ
素子領域１の短辺の幅はコンタクト穴との目合せ余裕を
見込んで最小設計寸法より大きめとする必要があるが、
この場合は従来例ではビット線ピッチに余裕がある。従
って、ビット線のピッチが実現できる最小値になるよう
に移動量を選択すればよく、その移動量に応じて面積削
減効果が得られる。
線ピッチ、所望のメモリ素子領域幅などの要因に応じて
、これらを移動する量を選択するとよい。通常、メモリ
素子領域１の短辺の幅はコンタクト穴との目合せ余裕を
見込んで最小設計寸法より大きめとする必要があるが、
この場合は従来例ではビット線ピッチに余裕がある。従
って、ビット線のピッチが実現できる最小値になるよう
に移動量を選択すればよく、その移動量に応じて面積削
減効果が得られる。
【００２５】図３は本発明の第３の実施例を示すレイア
ウト図である。
ウト図である。
【００２６】この実施例は、移動量が図１に示された第
１の例よりも小さい場合に、メモリ素子領域１ａの容量
素子１１をワード線３の走る方向に突出させた例である
。高密度のＤＲＡＭでスタック型容量を用いる場合、メ
モリ容量素子をビット線よりも上側に形成することが作
製するうえで有利であるが、そのためには、ワード線２
との接続部（１３）がビット線３と重なり合わないよう
にする必要がある。この例は、移動量が小さくて無駄な
領域が完全にはなくならない状態で、この残った無駄な
領域部分に向かってメモリ素子領域を延長することによ
り接続部（１２）をビット線３からずらしている。
１の例よりも小さい場合に、メモリ素子領域１ａの容量
素子１１をワード線３の走る方向に突出させた例である
。高密度のＤＲＡＭでスタック型容量を用いる場合、メ
モリ容量素子をビット線よりも上側に形成することが作
製するうえで有利であるが、そのためには、ワード線２
との接続部（１３）がビット線３と重なり合わないよう
にする必要がある。この例は、移動量が小さくて無駄な
領域が完全にはなくならない状態で、この残った無駄な
領域部分に向かってメモリ素子領域を延長することによ
り接続部（１２）をビット線３からずらしている。
【００２７】図４は本発明の第４の実施例を示すレイア
ウト図である。
ウト図である。
【００２８】この実施例は、第３の実施例と同様の効果
を、メモリ素子領域１ｂの形状を斜めに変えることによ
り実現したものである。
を、メモリ素子領域１ｂの形状を斜めに変えることによ
り実現したものである。
【００２９】
【発明の効果】以上説明したように本発明は、各ビット
線及び各メモリ素子領域を、原点からビット線の走る方
向に遠ざかるに従って順次移動量が多くなるように、原
点から遠い方のビット線方向へ各ワード線と平行に移動
させた配置とすることにより、折り返しビット線構成の
半導体メモリ装置がもつ外来雑音に強いという特徴を備
え、かつ従来の折り返しビット線構成の半導体メモリ装
置に存在する無駄な領域を少なくすることができ、チッ
プ面積を縮小することができる効果がある。
線及び各メモリ素子領域を、原点からビット線の走る方
向に遠ざかるに従って順次移動量が多くなるように、原
点から遠い方のビット線方向へ各ワード線と平行に移動
させた配置とすることにより、折り返しビット線構成の
半導体メモリ装置がもつ外来雑音に強いという特徴を備
え、かつ従来の折り返しビット線構成の半導体メモリ装
置に存在する無駄な領域を少なくすることができ、チッ
プ面積を縮小することができる効果がある。
【図１】本発明の第１の実施例を示すレイアウト図であ
る。
る。
【図２】本発明の第２の実施例を示すレイアウト図であ
る。
る。
【図３】本発明の第３の実施例を示すレイアウト図であ
る。
る。
【図４】本発明の第４の実施例を示すレイアウト図であ
る。
る。
【図５】従来の半導体メモリ装置の第１の例を示すレイ
アウト図及び等価回路図である。
アウト図及び等価回路図である。
【図６】従来の半導体メモリ装置の第２の例を示すレイ
アウト図である。
アウト図である。
【図７】従来の半導体メモリ装置の第３の例を示すレイ
アウト図である。
アウト図である。
１，１ａ，１ｂ メモリ素子領域２ ワー
ド線 ３ ビット線 ５ 無駄な領域 １１ 容量素子 １２ ソース・ドレイン接続部 １３ ゲート接続部 Ｔｒ トランジスタ
ド線 ３ ビット線 ５ 無駄な領域 １１ 容量素子 １２ ソース・ドレイン接続部 １３ ゲート接続部 Ｔｒ トランジスタ
Claims (1)
- 【請求項１】 基板上の一つの角に原点を設定してこ
の原点を通り互いに交差するＸ軸及びＹ軸を定め前記基
板上に、前記Ｙ軸と平行しかつ互いに所定の間隔で配置
された複数のワード線と、前記Ｘ軸と平行しかつ互いに
所定の間隔で前記各ワード線と絶縁されて交差するよう
に配置された複数のビット線と、ソース・ドレインの一
方を前記ビット線の所定の１本に共通接続し前記ソース
・ドレイの他方を前記ワード線の隣接する所定の２本に
それぞれ対応して接続するスイッチング用の第１及び第
２のトランジスタ、並びに一端をこれら第１及び第２の
トランジスタのソース・ドレインの他方とそれぞれ対応
して接続する第１及び第２の容量素子をそれぞれ備えた
複数のメモリ素子領域とを有し、前記複数のメモリ素子
領域が、同一の前記ビット線と接続する各メモリ素子領
域は２本おきにかつ隣接する２本の前記ワード線と接続
し、互いに隣接する２本の前記ビット線と接続する各メ
モリ素子領域は、前記原点に近い方のビット線のメモリ
素子領域の第２のトランジスタ及び容量素子の接続点と
接続するワード線に、前記原点に遠い方のビット線のメ
モリ素子領域の第１のトランジスタ及び容量素子の接続
点を接続するように配置された半導体メモリ装置におい
て、前記各ビット線及び各メモリ素子領域を、前記原点
に最も近いワード線上のメモリ素子領域は固定しておき
、前記原点から前記ビット線の走る方向に遠ざかるに従
って順次移動量が多くなるように、前記各ワード線と平
行にかつ前記原点から遠い方のビット線方向へ移動させ
た配置としたことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082160A JP2787852B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082160A JP2787852B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315469A true JPH04315469A (ja) | 1992-11-06 |
| JP2787852B2 JP2787852B2 (ja) | 1998-08-20 |
Family
ID=13766681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082160A Expired - Lifetime JP2787852B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2787852B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372675A (ja) * | 1989-05-23 | 1991-03-27 | Toshiba Corp | 半導体記憶装置 |
| JPH03214670A (ja) * | 1989-08-19 | 1991-09-19 | Fujitsu Ltd | 半導体記憶装置 |
-
1991
- 1991-04-15 JP JP3082160A patent/JP2787852B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372675A (ja) * | 1989-05-23 | 1991-03-27 | Toshiba Corp | 半導体記憶装置 |
| JPH03214670A (ja) * | 1989-08-19 | 1991-09-19 | Fujitsu Ltd | 半導体記憶装置 |
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| JP2787852B2 (ja) | 1998-08-20 |
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