JPH04315894A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04315894A JPH04315894A JP3082161A JP8216191A JPH04315894A JP H04315894 A JPH04315894 A JP H04315894A JP 3082161 A JP3082161 A JP 3082161A JP 8216191 A JP8216191 A JP 8216191A JP H04315894 A JPH04315894 A JP H04315894A
- Authority
- JP
- Japan
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- input
- data
- semiconductor memory
- selection signal
- bit line
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000006378 damage Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 6
- 102100035793 CD83 antigen Human genes 0.000 description 6
- 101001070329 Geobacillus stearothermophilus 50S ribosomal protein L18 Proteins 0.000 description 6
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に複数のビット線のデータを一つの入出力バスを介して
選択的に入出力する構成の半導体メモリに関する。
に複数のビット線のデータを一つの入出力バスを介して
選択的に入出力する構成の半導体メモリに関する。
【０００２】
【従来の技術】従来、この種の半導体メモリは、第１の
例として図５に示すように、複数のメモリセルの書込み
データ及び読出しデータをそれぞれ対応して伝達する複
数の対をなすビット線ＢＬ１１，ＢＬ１２、ＢＬ２１，
ＢＬ２２と、これら対をなすビット線ＢＬ１１，ＢＬ１
２、ＢＬ２１，ＢＬ２２に伝達されたデータをそれぞれ
対応して増幅する複数のセンス増幅器ＳＡ１，ＳＡ２と
、外部からの各ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１
，ＢＬ２２への書込みデータ及びこれら各ビット線ＢＬ
１１，ＢＬ１２，ＢＬ２１，ＢＬ２２からの読出しデー
タの外部への伝達を行う入出力バスＢ１，Ｂ２と、対を
なす各ビット線ＢＬ１１，ＢＬ１２、ＢＬ２１，ＢＬ２
２とそれぞれ対応して設けられ対応する選択信号ＹＳ１
，ＹＳ２によりオン，オフして対応するビット線と入出
力バスＢ１，Ｂ２との間の接続を制御する複数のスイッ
チング用のトランジスタＱ１１，Ｑ１２、Ｑ１３，Ｑ１
４を備えた入出力ゲート回路１と、アドレス信号（Ａ１
，Ａ２，…）に従って選択信号ＹＳ１，ＹＳ２のうちの
一つをアクティブレベルにするアドレスデコーダ２ｃと
を有する構成となっていた。
例として図５に示すように、複数のメモリセルの書込み
データ及び読出しデータをそれぞれ対応して伝達する複
数の対をなすビット線ＢＬ１１，ＢＬ１２、ＢＬ２１，
ＢＬ２２と、これら対をなすビット線ＢＬ１１，ＢＬ１
２、ＢＬ２１，ＢＬ２２に伝達されたデータをそれぞれ
対応して増幅する複数のセンス増幅器ＳＡ１，ＳＡ２と
、外部からの各ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１
，ＢＬ２２への書込みデータ及びこれら各ビット線ＢＬ
１１，ＢＬ１２，ＢＬ２１，ＢＬ２２からの読出しデー
タの外部への伝達を行う入出力バスＢ１，Ｂ２と、対を
なす各ビット線ＢＬ１１，ＢＬ１２、ＢＬ２１，ＢＬ２
２とそれぞれ対応して設けられ対応する選択信号ＹＳ１
，ＹＳ２によりオン，オフして対応するビット線と入出
力バスＢ１，Ｂ２との間の接続を制御する複数のスイッ
チング用のトランジスタＱ１１，Ｑ１２、Ｑ１３，Ｑ１
４を備えた入出力ゲート回路１と、アドレス信号（Ａ１
，Ａ２，…）に従って選択信号ＹＳ１，ＹＳ２のうちの
一つをアクティブレベルにするアドレスデコーダ２ｃと
を有する構成となっていた。
【０００３】アドレスデコーダ２ｃは、それぞれＭＯＳ
トランジスタＱ２１〜Ｑ２４から成り対応する選択信号
ＹＳ１，ＹＳ２を出力する複数の基本デコード回路で形
成され、これら各基本デコード回路には、外部からの電
源電圧Ｖｄｄの電源が直接、共通に供給されていた。従
って、選択信号ＹＳ１，ＹＳ２のアクティブレベルは、
書込み動作時，読出し動作時とも同一レベルとなってい
た。
トランジスタＱ２１〜Ｑ２４から成り対応する選択信号
ＹＳ１，ＹＳ２を出力する複数の基本デコード回路で形
成され、これら各基本デコード回路には、外部からの電
源電圧Ｖｄｄの電源が直接、共通に供給されていた。従
って、選択信号ＹＳ１，ＹＳ２のアクティブレベルは、
書込み動作時，読出し動作時とも同一レベルとなってい
た。
【０００４】また、第２の例として、入出力ゲート回路
１の代りに、ゲートを各ビット線ＢＬ１１，ＢＬ１２，
ＢＬ２１，ＢＬ２２にそれぞれ対応して接続しソース及
びドレインの一方を入出力バスＢ１，Ｂ２にそれぞれ対
応して接続する複数の第１のトランジスタと、ゲートに
選択信号ＹＳ１，ＹＳ２をそれぞれ対応して入力してオ
ン，オフし、対応する第１のトランジスタのソース及び
ドレインの他方を電源に接続する複数の第２のトランジ
スタとを備えた構成のものがある（シンポジウムオン
ブイエルエスアイ サーキッツ，ダイジェスト
オブ テクニカル ペーパース（Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ．Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ）１９９０年，１７〜１８頁参照）。
１の代りに、ゲートを各ビット線ＢＬ１１，ＢＬ１２，
ＢＬ２１，ＢＬ２２にそれぞれ対応して接続しソース及
びドレインの一方を入出力バスＢ１，Ｂ２にそれぞれ対
応して接続する複数の第１のトランジスタと、ゲートに
選択信号ＹＳ１，ＹＳ２をそれぞれ対応して入力してオ
ン，オフし、対応する第１のトランジスタのソース及び
ドレインの他方を電源に接続する複数の第２のトランジ
スタとを備えた構成のものがある（シンポジウムオン
ブイエルエスアイ サーキッツ，ダイジェスト
オブ テクニカル ペーパース（Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ．Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ）１９９０年，１７〜１８頁参照）。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、第１の例では、アドレスデコーダ２ｃから出
力される選択信号ＹＳ１，ＹＳ２のアクティブレベルが
、書込み動作時，読出し動作時に関係なく同一のレベル
となっているので、書込み動作時、選択信号ＹＳ１，Ｙ
Ｓ２を、入出力バスＢ１，Ｂ２のデータでセンス増幅器
ＳＡ１，ＳＡ２のデータを反転できる程度に入出力ゲー
ト１の各ＭＯＳトランジスタＱ１１〜Ｑ１４のオン抵抗
を低くするような高いレベルにする必要があり、このよ
うなレベルにすると、データの読出し時に外部からのア
ドレス信号の切りかわりタイミングにより、瞬間的に複
数の選択信号が立ち上がった場合、複数のセンス増幅器
が入出力バスＢ１，Ｂ２に接続され、互いのセンス増幅
器内のデータが異なっているとこれらのデータが破壊さ
れる危険性があった。
メモリは、第１の例では、アドレスデコーダ２ｃから出
力される選択信号ＹＳ１，ＹＳ２のアクティブレベルが
、書込み動作時，読出し動作時に関係なく同一のレベル
となっているので、書込み動作時、選択信号ＹＳ１，Ｙ
Ｓ２を、入出力バスＢ１，Ｂ２のデータでセンス増幅器
ＳＡ１，ＳＡ２のデータを反転できる程度に入出力ゲー
ト１の各ＭＯＳトランジスタＱ１１〜Ｑ１４のオン抵抗
を低くするような高いレベルにする必要があり、このよ
うなレベルにすると、データの読出し時に外部からのア
ドレス信号の切りかわりタイミングにより、瞬間的に複
数の選択信号が立ち上がった場合、複数のセンス増幅器
が入出力バスＢ１，Ｂ２に接続され、互いのセンス増幅
器内のデータが異なっているとこれらのデータが破壊さ
れる危険性があった。
【０００６】また、第２の例では、複数のセンス増幅器
が選択されてもこれらセンス増幅器はお互いに分離され
ているために、データが破壊されることはないが、その
ために多数のトランジスタを必要とするため、チップ面
積が増大するという問題点があった。
が選択されてもこれらセンス増幅器はお互いに分離され
ているために、データが破壊されることはないが、その
ために多数のトランジスタを必要とするため、チップ面
積が増大するという問題点があった。
【０００７】本発明の目的は、第１に、読出し動作時複
数のセンス増幅器が同時に選択状態になっても互いに各
センス増幅器のデータを破壊することがなく、第２にト
ランジスタの数を増大させることなく同時選択状態にお
けるセンス増幅器のデータの破壊を防止できる半導体メ
モリを提供することにある。
数のセンス増幅器が同時に選択状態になっても互いに各
センス増幅器のデータを破壊することがなく、第２にト
ランジスタの数を増大させることなく同時選択状態にお
けるセンス増幅器のデータの破壊を防止できる半導体メ
モリを提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体メモリは
、複数のメモリセルの書込みデータ及び読出しデータを
それぞれ対応して伝達する複数のビット線と、これらビ
ット線に伝達されたデータをそれぞれ対応して増幅する
複数のセンス増幅器と、外部からの前記各ビット線への
書込みデータ及びこれら各ビット線からの読出しデータ
の外部への伝達を行う入出力バスと、前記各ビット線と
それぞれ対応して設けられ対応する選択信号によりオン
，オフして対応する前記ビット線と前記入出力バスとの
間の接続を制御する複数のスイッチング用のトランジス
タを備えた入出力ゲート回路と、アドレス信号に従って
前記選択信号のうちの一つをアクティブレベルにするア
ドレスデコーダとを有する半導体メモリにおいて、前記
アドレスデコーダを、書込み動作時にはアクティブレベ
ルが第１の電圧となる前記選択信号を出力し、読出し動
作時にはアクティブレベルが前記第１の電圧より低い第
２の電圧となる前記選択信号を出力する回路として構成
される。
、複数のメモリセルの書込みデータ及び読出しデータを
それぞれ対応して伝達する複数のビット線と、これらビ
ット線に伝達されたデータをそれぞれ対応して増幅する
複数のセンス増幅器と、外部からの前記各ビット線への
書込みデータ及びこれら各ビット線からの読出しデータ
の外部への伝達を行う入出力バスと、前記各ビット線と
それぞれ対応して設けられ対応する選択信号によりオン
，オフして対応する前記ビット線と前記入出力バスとの
間の接続を制御する複数のスイッチング用のトランジス
タを備えた入出力ゲート回路と、アドレス信号に従って
前記選択信号のうちの一つをアクティブレベルにするア
ドレスデコーダとを有する半導体メモリにおいて、前記
アドレスデコーダを、書込み動作時にはアクティブレベ
ルが第１の電圧となる前記選択信号を出力し、読出し動
作時にはアクティブレベルが前記第１の電圧より低い第
２の電圧となる前記選択信号を出力する回路として構成
される。
【０００９】また、アドレスデコーダが、アドレス信号
に従ってそれぞれ対応する選択信号を出力する複数の基
本デコード回路と、これら各基本デコード回路へ電源を
共通に供給する一つの抵抗とを備えて構成される。
に従ってそれぞれ対応する選択信号を出力する複数の基
本デコード回路と、これら各基本デコード回路へ電源を
共通に供給する一つの抵抗とを備えて構成される。
【００１０】
【作用】本発明においては、第１に、選択信号のレベル
を書込み動作時，読出し動作時で変化させ、読出し動作
時に入出力ゲート回路の各ＭＯＳトラジスタのオン抵抗
を大きくすることにより、多重選択されてもセンス増幅
器どうしを結ぶ抵抗が大きくなるのでこれらセンス増幅
器のデータの破壊がなくなる。
を書込み動作時，読出し動作時で変化させ、読出し動作
時に入出力ゲート回路の各ＭＯＳトラジスタのオン抵抗
を大きくすることにより、多重選択されてもセンス増幅
器どうしを結ぶ抵抗が大きくなるのでこれらセンス増幅
器のデータの破壊がなくなる。
【００１１】また第２に、各選択信号を出力する各基本
デコード回路に一本の抵抗を介して共通に電源を供給す
ることにより、多重選択があるとこの抵抗に流れる電流
が増加するので選択信号のレベルが下り、入出力ゲート
回路の各ＭＯＳトランジスタのオン抵抗が大きくなり、
前述の第１の場合と同様にセンス増幅器のデータの破壊
がなくなり、しかも１本の抵抗を追加するだけで済む。
デコード回路に一本の抵抗を介して共通に電源を供給す
ることにより、多重選択があるとこの抵抗に流れる電流
が増加するので選択信号のレベルが下り、入出力ゲート
回路の各ＭＯＳトランジスタのオン抵抗が大きくなり、
前述の第１の場合と同様にセンス増幅器のデータの破壊
がなくなり、しかも１本の抵抗を追加するだけで済む。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１４】この実施例が図５に示された従来の半導体
メモリと相違する点は、アドレスデコーダ２を、それぞ
れＭＯＳトランジスタＱ２１〜Ｑ２４で形成された各基
本デコード回路へ、書込み動作時には、リードライト信
号Ｒ／ＷによりオンするＭＯＳトランジスタＱ２５を介
して電源電圧Ｖｄｄ１の電源を供給し、読出し動作時に
は、リードライト信号Ｒ／Ｗの反転信号によりオンする
ＭＯＳトランジスタＱ２６を介して、電源電圧Ｖｄｄ１
より低い電源電圧Ｖｄｄ２の電源を供給するようにした
点にある。
メモリと相違する点は、アドレスデコーダ２を、それぞ
れＭＯＳトランジスタＱ２１〜Ｑ２４で形成された各基
本デコード回路へ、書込み動作時には、リードライト信
号Ｒ／ＷによりオンするＭＯＳトランジスタＱ２５を介
して電源電圧Ｖｄｄ１の電源を供給し、読出し動作時に
は、リードライト信号Ｒ／Ｗの反転信号によりオンする
ＭＯＳトランジスタＱ２６を介して、電源電圧Ｖｄｄ１
より低い電源電圧Ｖｄｄ２の電源を供給するようにした
点にある。
【００１５】このような構成とすることにより、入出力
ゲート回路１の各ＭＯＳトランジスタＱ１１〜Ｑ１４の
オン抵抗は、書込み動作時には小さく従って入出力バス
Ｂ１Ｂ２のデータによりセンス増幅器ＳＡ１，ＳＡ２へ
のデータの書込みができ、また、読出し動作時には大き
くなるので、センス増幅器ＳＡ１，ＳＡ２が同時選択状
態になっても、これらセンス増幅器ＳＡ１，ＳＡ２を結
ぶ抵抗値は大きく、従って互いに相手方のセンス増幅器
のデータを破壊することがなくなる。
ゲート回路１の各ＭＯＳトランジスタＱ１１〜Ｑ１４の
オン抵抗は、書込み動作時には小さく従って入出力バス
Ｂ１Ｂ２のデータによりセンス増幅器ＳＡ１，ＳＡ２へ
のデータの書込みができ、また、読出し動作時には大き
くなるので、センス増幅器ＳＡ１，ＳＡ２が同時選択状
態になっても、これらセンス増幅器ＳＡ１，ＳＡ２を結
ぶ抵抗値は大きく、従って互いに相手方のセンス増幅器
のデータを破壊することがなくなる。
【００１６】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１７】この実施例は、各基本デコード回路へ電源
電圧Ｖｄｄの一つの電源から、書込み動作時にはＰ型の
ＭＯＳトランジスタＱ２５を介してほぼ電源電圧Ｖｄｄ
の電源を供給し、読出し動作時にはしきい値電圧Ｖｔの
Ｎ型のＭＯＳトランジスタＱ２７を介して、電源電圧（
Ｖｄｄ−Ｖｔ）の電源を供給するようにしたものである
。
電圧Ｖｄｄの一つの電源から、書込み動作時にはＰ型の
ＭＯＳトランジスタＱ２５を介してほぼ電源電圧Ｖｄｄ
の電源を供給し、読出し動作時にはしきい値電圧Ｖｔの
Ｎ型のＭＯＳトランジスタＱ２７を介して、電源電圧（
Ｖｄｄ−Ｖｔ）の電源を供給するようにしたものである
。
【００１８】この実施例は、第１の実施例のように、異
なる電源電圧Ｖｄｄ１，Ｖｄｄ２の電源を準備する必要
がなく、またインバータＩＶ２１も不要になるという利
点がある。
なる電源電圧Ｖｄｄ１，Ｖｄｄ２の電源を準備する必要
がなく、またインバータＩＶ２１も不要になるという利
点がある。
【００１９】図３は本発明の第３の実施例を示す回路図
である。
である。
【００２０】この実施例は、アドレスデコーダ２ｂを、
各基本デコード回路へ、電源電圧Ｖｄｄの電源を１本の
抵抗Ｒ１を介して共通に供給する回路としたものである
。
各基本デコード回路へ、電源電圧Ｖｄｄの電源を１本の
抵抗Ｒ１を介して共通に供給する回路としたものである
。
【００２１】次に、この実施例の動作について説明する
。図４はこの実施例の動作を説明するための選択信号Ｙ
Ｓ１の波形図である。
。図４はこの実施例の動作を説明するための選択信号Ｙ
Ｓ１の波形図である。
【００２２】読出し動作時、多重選択が発生すると、こ
の多重選択となっている基本デコード回路を流れる電流
により抵抗Ｒ１の電圧降下が大きくなり、この多重選択
状態の選択信号（例えばＹＳ１）のレベルは、センス増
幅器のデータが破壊されるレベルＶｂまで到達しないか
、到達するにしてもかなりの時間がかかる。多重選択は
アドレスが切換る間の短時間であるので、時刻ｔ１に多
重選択が解消されると選択信号ＹＳ１は電源電圧Ｖｄｄ
へと上昇し、正常な単一の選択状態となる。こうして多
重選択状態になっても、各センス増幅器のデータを互い
に破壊するようなことはなくなる。
の多重選択となっている基本デコード回路を流れる電流
により抵抗Ｒ１の電圧降下が大きくなり、この多重選択
状態の選択信号（例えばＹＳ１）のレベルは、センス増
幅器のデータが破壊されるレベルＶｂまで到達しないか
、到達するにしてもかなりの時間がかかる。多重選択は
アドレスが切換る間の短時間であるので、時刻ｔ１に多
重選択が解消されると選択信号ＹＳ１は電源電圧Ｖｄｄ
へと上昇し、正常な単一の選択状態となる。こうして多
重選択状態になっても、各センス増幅器のデータを互い
に破壊するようなことはなくなる。
【００２３】この実施例においては、図５に示された従
来の半導体メモリに、１本の抵抗Ｒ１を追加するだけで
目的を達成することができ、チップ面積は従来例と殆ん
ど変らないという利点がある。
来の半導体メモリに、１本の抵抗Ｒ１を追加するだけで
目的を達成することができ、チップ面積は従来例と殆ん
ど変らないという利点がある。
【００２４】
【発明の効果】以上説明したように本発明は、第１に、
選択信号のレベルを読出し動作時に低く、書込み動作時
に高くする構成とすることにより、読出し動作時の多重
選択時に各センス増幅器間の抵抗が大きくなるので、互
いに相手のセンス増幅器のデータを破壊することがなく
なり、第２に、アドレスデコーダの各基本デコード回路
への電源を１本の抵抗を介して共通に供給する構成とす
ることにより、読出し動作時の多重選択時には選択信号
のレベルがセンス増幅器のデータを破壊するレベルに達
しないので、チップ面積を増大させることなくセンス増
幅器のデータの破壊を防止することができる効果がある
。
選択信号のレベルを読出し動作時に低く、書込み動作時
に高くする構成とすることにより、読出し動作時の多重
選択時に各センス増幅器間の抵抗が大きくなるので、互
いに相手のセンス増幅器のデータを破壊することがなく
なり、第２に、アドレスデコーダの各基本デコード回路
への電源を１本の抵抗を介して共通に供給する構成とす
ることにより、読出し動作時の多重選択時には選択信号
のレベルがセンス増幅器のデータを破壊するレベルに達
しないので、チップ面積を増大させることなくセンス増
幅器のデータの破壊を防止することができる効果がある
。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】図３に示された実施例の動作を説明するための
選択信号の波形図である。
選択信号の波形図である。
【図５】従来の半導体メモリの一例を示す回路図である
。
。
１ 入出力ゲート回路
２，２ａ〜２ｃ アドレスデコーダＢ１，Ｂ２
入出力バス ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２ ビッ
ト線ＩＶ２１ インバータ Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２７ ＭＯＳトラン
ジスタ Ｒ１ 抵抗 ＳＡ１，ＳＡ２ センス増幅器
入出力バス ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２ ビッ
ト線ＩＶ２１ インバータ Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２７ ＭＯＳトラン
ジスタ Ｒ１ 抵抗 ＳＡ１，ＳＡ２ センス増幅器
Claims (2)
- 【請求項１】 複数のメモリセルの書込みデータ及び
読出しデータをそれぞれ対応して伝達する複数のビット
線と、これらビット線に伝達されたデータをそれぞれ対
応して増幅する複数のセンス増幅器と、外部からの前記
各ビット線への書込みデータ及びこれら各ビット線から
の読出しデータの外部への伝達を行う入出力バスと、前
記各ビット線とそれぞれ対応して設けられ対応する選択
信号によりオン，オフして対応する前記ビット線と前記
入出力バスとの間の接続を制御する複数のスイッチング
用のトランジスタを備えた入出力ゲート回路と、アドレ
ス信号に従って前記選択信号のうちの一つをアクティブ
レベルにするアドレスデコーダとを有する半導体メモリ
において、前記アドレスデコーダを、書込み動作時には
アクティブレベルが第１の電圧となる前記選択信号を出
力し、読出し動作時にはアクティブレベルが前記第１の
電圧より低い第２の電圧となる前記選択信号を出力する
回路としたことを特徴とする半導体メモリ。 - 【請求項２】 アドレスデコーダが、アドレス信号に
従ってそれぞれ対応する選択信号を出力する複数の基本
デコード回路と、これら各基本デコード回路へ電源を共
通に供給する一つの抵抗とを備えて構成された請求項１
記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082161A JP2792256B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082161A JP2792256B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315894A true JPH04315894A (ja) | 1992-11-06 |
| JP2792256B2 JP2792256B2 (ja) | 1998-09-03 |
Family
ID=13766710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082161A Expired - Fee Related JP2792256B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792256B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343046B1 (en) * | 1999-03-15 | 2002-01-29 | Nec Corporation | Semiconductor integrated circuit device |
| US8295101B2 (en) | 2010-02-22 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device |
-
1991
- 1991-04-15 JP JP3082161A patent/JP2792256B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343046B1 (en) * | 1999-03-15 | 2002-01-29 | Nec Corporation | Semiconductor integrated circuit device |
| US6535448B2 (en) | 1999-03-15 | 2003-03-18 | Nec Corporation | Semiconductor integrated circuit device having bidirectional data transfer between a main memory unit and an auxiliary |
| US6690615B2 (en) | 1999-03-15 | 2004-02-10 | Nec Electronics Corporation | Semiconductor integrated circuit device |
| US8295101B2 (en) | 2010-02-22 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device |
| US8873307B2 (en) | 2010-02-22 | 2014-10-28 | Ps4 Luxco S.A.R.L. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2792256B2 (ja) | 1998-09-03 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980519 |
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