JPH0431605B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電子システムに関し、より具体的には
MOS差動電圧コンパレータの動作速度及び分解
能（resolution）精度を改善するための方法及び
回路に関する。

ある種の用途に於ては、差動電圧コンパレータ
は、10マイクロボルト乃至数ボルトの範囲内の差
動電圧を含む広範囲の差動入力電圧
（differential input voltages）に対して、高いサ
ンプリング頻度で動作させながら正確に応答出来
ることが望ましい。更に、MOS集積回路の経済
性の点から、この回路動作は、MOS集積回路の
技術を用いて容易に作ることの出来る回路構成
（サーキツトリー）によつて達成出来るのが望ま
しい。

従来のサーキツトリーを用いてこの動作を行な
う上での問題について第１Ａ図を基に説明する。
第１Ａ図に示す如く、従来の差動電圧コンパレー
タは抵抗型負荷要素１０，１２を有しており、該
要素は夫々Ｎチヤネルのエンハンスメント形
MOSトランジスター１４，１６のドレイン２２，
２４に夫々接続される。共通の電流バイアス要素
１８がMOSトランジスター１４，１６のソース
に接続され、一定の電流Ｉを２つのトランジスタ
ーに送る。MOSトランジスター１４のゲート２
０は差動電圧コンパレータへの第１入力を構成
し、MOSトランジスター１６のゲート２１は差
動電圧コンパレータへの第２入力を構成してい
る。抵抗型負荷要素１０，１２の値が等しく、
MOSトランジスター１４，１６の電気特性が完
全に整合し、ゲート２０及び２１に同じ電圧は加
えられる場合、ドレイン２２と２４の間の差動電
圧である差動出力電圧VOUTは０ボルトに等し
くなる。しかし乍ら、ゲート２０に加えられる第
１入力電圧がゲート２１への第２入力電圧よりも
大きい時、MOSトランジスター１４はMOSトラ
ンジスター１６よりも伝導性が大きくなる。従つ
て、MOSトランジスター１６及びそれに接続さ
れた抵抗型負荷要素１２を通じてよりも、MOS
トランジスター１４及びそれに接続された抵抗型
負荷要素１０を通じて、電流Ｉの中のより大きな
部分が流れることになる。その結果、ドレイン２
２の電圧はドレイン２４の電圧に対してネガテイ
ブになる。逆に、ゲート２０の第１入力電圧がゲ
ート２１の第２入力電圧よりも小さい場合、差動
出力電圧VOUTはポジテイブになる。

例えば、アプリケーシヨンが高精度（例えば16
ビツト）のアナログ−デジタル変換器のような差
動電圧コンパレータの場合、電圧が数ボルト異な
る電圧について電圧比較をした後、直ちに、電圧
差が100マイクロボルトよりも少ない電圧につい
て電圧比較を行なう必要がる。しかし乍ら、ソー
ス結合（source−coupled）MOSトランジスター
のゲートに加えられる電圧差が大きくなると（そ
の電圧差はオーバドライブ状態と称される）、
MOSトランジスターの電気特性は一時的に不整
合となることが観察される。より具体的には、ト
ランジスターはより大きなゲート−ソース電圧を
受け、より大量のチヤネル電流を伝導するから、
トランジスターは、その閾値電圧が一時的に増加
することが観察される。従つて、オーバドライブ
状態の後に２つの入力電圧が殆んど等しい状態と
なる場合、差動出力電圧VOUTは速やかに最終
値へと移行せず、回復時間が不当に長くなること
が観察される。

前述の状態について、スイツチ２６を用いてシ
ミユレートさせた状態を第１Ａ図に示している。
電圧V2はスイツチ２６の一方の端子に加えられ、
電圧1Vはスイツチ２６の他方の端子に加えられ
る。電圧V1は更にMOSトランジスター１６のゲ
ート２１に接続される。正の電力供給電圧VA＋
が＋5.0ボルトに等しく、負の電力供給電圧VA−
が−5.0ボルトに等しく、V1が０ボルトに等し
く、V2が＋2.0ボルトに等しい時、前述した問題
が生じ、これを第１Ｂ図の波形で示している。時
間ｔ＝０の前に、スイツチ２６は、MOSトラン
ジスター１４のゲート２０に電圧V2が加わるよ
うにセツトされ、当該トランジスターの伝導性が
MOSトランジスター１６よりも大きくなるよう
にする。代表的なトランジスターの特性、バイア
ス電流Ｉ及び負荷抵抗（例えば4000オーム）の場
合、差動出力電圧は第１Ｂ図の電圧VLに示すよ
うに負の数ボルトの値となる。時間ｔ＝０の時、
スイツチ２６の共通の端子が切り換わつて電圧
V1と接続し、この結果差動入力電圧は０ボルト
となる。第１Ｂ図に示す如く、差動出力電圧
VOUTは直ちに０ボルトで安定するのではなく、
ある正の電圧に近づき、この電圧は１ミリボルト
よりも大きくてもよい。しかし乍ら、その後差動
出力電圧は徐々に０ボルトになる。（実際のデバ
イスでは完全に整合しないことは勿論である。従
つて、非理想（non−ideal）回路の差動出力電圧
は、小さいが反復可能なDCオフセツト電圧にて
徐々に安定する。） 回復時間はオーバドライブ状態の時間（以下
「ソークタイム」という）とオーバドライブの大
きさの両者に依存することが経験的に認められて
いる。従つて、オーバドライブの後、直ちに非常
に感度の高い比較を行なうことが必要であると仮
定すると、差動電圧コンパレータが連続的な比較
を正確に行なうことの出来る速度は、差動電圧コ
ンパレータの最悪の回復時間によつて制御され
る。以下に、より詳細に説明するが、この回復時
間の問題は回路のRC時間定数の問題ではなく、
ソース結果MOSトランジスターの電気特性の一
時的な不均衡によつて生ずるものであり、この不
均衡は、オーバドライブ状態の時にMOSトラン
ジスターが異なる電流レベルで動作することによ
つて生ずるものである。

第１Ｃ図は、電圧V2がV1よりも小さい場合に
おける第１Ａ図の回路の動作を示している。例え
ば、V1は０ボルトでV2が−2.0ボルトの場合であ
る。差動電圧コンパレータの対称性によつて、ス
イツチ２６が電圧V2からV1に切り換えられた後
の差動出力電圧波形は、第１Ｂ図のものと同じで
あるが、電圧極性は反対であることは予想され
る。

前述の如く、MOS差動電圧コンパレータの回
復時間を短くする方法及び回路に対する必要性が
存在する。この必要性は、1kHz以上の比較速度
が要求される高精度アナログ−デジタル変換器の
ような電子システムに於て特に著しい。

本発明はMOS差動電圧コンパレータの回復時
間を短かくする方法及び回路を明らかにするもの
である。

この差動電圧コンパレータは、差動入力電圧が
一対のソース結合MOSトランジスターのゲート
電極に加えられるもので、該差動電圧コンパレー
タは、比較サイクルの始まりに、ソース結合
MOSトランジスターの各トランジスターのチヤ
ネル領域の表面に電荷蓄積層を形成するのに、十
分な極性と大きさをもつたソース結合MOSトラ
ンジスターのソースに、電圧を加えることによつ
て作動する。このバイアス状態は僅かの時間だけ
維持される。ソース結合MOSトランジスターの
ソースは、差動電圧コンパレータの出力がサンプ
リングされる前に、従来の電圧バイアス要素に接
続される。このように差動電圧コンパレータを動
作させることは、先の比較サイクルの電圧オーバ
ドライブによつてソース結合MOSトランジスタ
ーの電気的特性に一時的な不均衡が生じても、差
動電圧コンパレータがその不均衡から回復するの
に必要な時間が短縮されて有利である。

本発明のもう１つの特徴は、ソース結合MOS
トランジスターの各トランジスターのチヤネル領
域の表面に蓄積層を形成させる電圧の大きさのコ
ントロールをより確実に行なうことが出来るよう
に、既知の基準電圧を、瞬間電圧がソース結合
MOSトランジスターのソースに加えられると同
時に、ソース結合MOSトランジスターの対のゲ
ート電極に加えられるようにしたことにある。

本発明の前記及びその他特徴、利点について
は、添付の図面に基づく以下の詳細な説明からよ
り一層理解されるであろう。

既に、第１Ａ図及び第１Ｂ図に関連して説明し
たように、第１Ａ図の従来の差動電圧コンパレー
タは、入力がオーバドライブ状態になつた後の回
復時間は所定の時間よりも長くなる。この回復時
間を遅くさせる物理的な機構は、Ｎチヤネル
MOSトランジスターのチヤネル領域の表面にお
けるシリコン−二酸化シリコンの界面部又はその
近傍に存する電子トラツプ（electron traps）に
よるものと考えられている。時間ｔ＝０の前に、
電圧V2が電圧V1よりも大きい場合、MOSトラ
ンジスター１４のチヤネル領域の可動電子の数は
MOSトランジスター１６のチヤネル領域の可動
電子の数よりも多い。電子の数がこのように増え
ることによつて、MOSトランジスター１６の中
に占めるトラツプ状態の数と比べ、MOSトラン
ジスター１４の中に占める電子トラツプ状態の数
は多くなることが理論的に説明される。このトラ
ツプ状態の数も又ソークタイムの関数である。ｔ
＝０の時、MOSトランジスター１４のゲート２
０に加えられる電圧がMOSトランジスター１６
のゲート２１の電圧に等しくなると、差動出力電
圧VOUTは、２つのソース結合MOSトランジス
ターの電気的特性が完全に整合した場合、０ボル
トに速やかに移行する。しかし乍ら、トランジス
ターを流れる電流が増えると閾値電圧は一時的に
大きくなり、回路はその増大した閾値電圧に一致
するように作用することが観察される。このよう
に一時的に増大した閾値電圧が持続する理由は、
トラツプした電子の数が新たな平衡値に変わるの
に緩和時間（１ミリ秒以上の場合もある）を要す
るためと解されている。この平衡値はより低い電
流レベルにおけるチヤネル内の可動電子の減少数
と一致する。電流バイアス要素を共通にするソー
ス結合対の場合、新たな平衡への変化は、オーバ
ードライブを受けたトランジスターだけでなく、
他方のトランジスターの新たな平衡への変化も含
まれる。このように他方のトランジスターも影響
を受けるのは、一方のトランジスターの電流は他
方のトランジスターの電流が増加するのに比例し
て減少するためである。

第２Ａ図に於て、垂直な破線の右手には本発明
に基づいて動作させるのに適した差動電圧コンパ
レータ２８を示している。第２Ａ図に示す要素、
ノード及び信号の内、第１Ａ図に示したものに相
当するものについては同じ符号を付している。ド
レイン２２及びドレイン２４は入力が２端子
（double−ended−input）で出力が１端子
（single−ended−cutput）のバツフア３０に接続
され、該バツフアは、電圧V2が電圧V1よりも大
きいか、又は小さいかを示すデジタル信号
OUTPUTを送る。バツフア３０は鎖錠
（latching）バツフアであつて、コントロール及
びタイミングサーキツトリ３２が発生する信号
SAMPLEによつて、所定時間にストローブされ
る。

MOSトランジスター１４，１６のソース及び
Ｐ−ウエル基板（Ｐ−well substrates）はノー
ド３４に接続され、該ノード３４は次に二位置ス
イツチ３６の共通端子に接続される。スイツチ３
６が一方の位置にあるとき、ノード３４は共通の
電両バイアス要素１８に接続され、該バイアス要
素は負の電力供給電圧VA−に戻る。スイツチ３
６が他方の位置にあるとき、ノード３４は正の電
力供給電圧VA＋に接続される。例えば、電力供
給電圧VA＋は＋5.0ボルト、負の電力供給電圧
VA−は−5.0ボルトである。

スイツチ３６はコントロール及びタイミング回
路３２が発生する信号ERASEによつてコントロ
ールされる、スイツチ３６及び共通の電流バイア
ス要素１８のMOSインプリメンテーシヨンにつ
いても第２Ａ図に示している。スイツチ３６はＰ
チヤネルエンハンスメント形のトランジスター３
８、Ｎチヤネルエンハンスメント形のトランジス
ター４０及びインバータ４２から構成されるもの
を用いることが出来る。信号ERASEがハイにな
ると、トランジスター３８がオンとなつてトラン
ジスター４０はオフとなる。信号ERASEがロー
の時、トランジスター３８はオフとなりトランジ
スター４０がオンとなる。共通の電流バイアス要
素４４は、そのソース及び基板が負の電力供給電
圧VA−に接続され、そのゲート電極がバイアス
電圧VBIASに接続される。尚、バイアス電圧は
負の電力供給電圧VA−よりも正であり、その量
は１つのＮチヤネルの閾値電圧のよりも大きい。

第２Ｂ図のタイミングダイヤグラムを用いて、
第２Ａ図の差動電圧コンパレータの動作について
次に説明する。第２Ｂ図に示した動作の実施例の
場合、電圧V1はVA＋及びVA−の中間の電圧で
あり、電圧V2は電圧V1よりも実質的により正
（positive）の電圧であると仮定する。しかし乍
ら、電圧V2は正の電力供給電圧VA＋よりも負
（negative）である少なくとも１つのＮチヤネル
閾値電圧であると更に仮定する。電力供給電圧
VA＋とアナログ入力電圧との間を最小の差に維
持する目的は、次に述べるコンパレータの差動方
法に於て、トランジスターのチヤネル領域に電子
の蓄積層を形成するのに十分な逆バイアス電圧が
MOSトランジスター１４，１６のゲートとソー
スとの間にて確実に利用出来るようにするためで
ある。例えば、Ｎチヤネルの閾値電圧は0.7ボル
トである。多くの用途に於て、電圧供給電圧VA
＋及び許容アナログ入力電圧との間に於ける最小
差は１つのＮチヤネルの閾値電圧よりも可成り大
きくなるであろう。例えば、アナログ入力電圧の
範囲を−3.0ボルトと＋3.0ボルトの間に制限する
ことは一般に行なわれていることである。この範
囲の場合、電力供給電圧VA＋とアナログ入力電
圧との間の最小差は約2.0ボルトになる。

ｔ＝０の前は、スイツチ２６は、ゲート２０と
２１との間に正の電圧オーバードライブが生じる
ような位置である。ｔ＝０の前の時間は、先の比
較サイクルのものと対応する。新たな比較サイク
ルは、新たな差動入力電圧がゲート２０，２１に
加えられた時スタートする。大きな電圧オーバー
ドライブの比較サイクルから小さな差動電圧の比
較サイクルに移行する場合、ｔ＝０において、ゲ
ート２０を電圧V1に接続することによつてシミ
ユレートされる。信号ERASEも又、比較サイク
ルの開始時にハイとなり、ノード３４を正の電力
供給電圧VA＋に接続させる。信号ERASEは、
ｔ＝０の前又はその直後にハイに変わるが、信号
ERASEがハイになる時間は重要ではない。正の
電力供給電圧VA＋は僅かな時間（例えば250ナ
ノセカンド）だけノード３４に加えられ、その
後、ノード３４は再び共通の電流バイアス要素１
８に接続される。信号ERASEのパルス幅は重要
ではない。信号ERASEをハイに維持する時間は
必要だけ長くすることが出来、実際に行なつたテ
スト結果では100ナノセカンド程度の短いパルス
幅でもうまく動作することが証明された。もつと
狭いパルス幅でも適切な結果が得られるものと思
われる。

第２Ｂ図に示す如く、前述した方法によつて動
作する差動電圧コンパレータは、差動出力電圧
VOUTの回復時間を著しく短かくさせる。僅か
な電圧オーバーシユートは残るが、これは結合効
果（coupling effects）によるもので、先に述べ
た電荷トラツプ機構によるものではないと考えら
れる。

第２Ｂ図に更に示されているように、差動出力
電圧は信号SAMPLEによつてコントロール及び
タイミング回路３２からバツフア３０の中にスト
ローブされる時の時間は、第１Ａ図に示す従来の
差動電圧コンパレータの場合と較べて大層速やか
に行なうことが出来る。

本発明の実施例及び他の実施例の動作を理解す
るのに、冒頭に述べたMOSデバイス理論が役に
立つと考えられる。MOSトランジスターのチヤ
ネル領域は、デバイスのソースとドレイン領域と
の間のトランジスターの基板（substrates）の領
域にあり、基板の表面近傍に位置している。ゲー
ト電極はチヤネル領域の上にあるが、薄い誘電材
料によつてチヤネル領域とは分離されている。誘
電材料は例えば二酸化シリコンから作られるが、
その他の誘電材料を用いることも出来る。ゲート
電極はアルミニウムのような金属又はドープ多結
晶シリコンのような誘電性材料から作ることが出
来る。Ｎチヤネルトランジスターの場合、ドレイ
ンとソースの領域はＮ型半導体の材料をＰ型半導
体基板の中に拡散又は埋め込むことによつて作ら
れる。集積回路では、Ｐ型基板は、例えば、より
大きなＮ型基板の中にＰ型のくぼみ（Ｐ−well）
を設けている。

MOSトランジスターのチヤネル領域は、電荷
蓄積（accumulation）状態、電荷空乏
（depletion）状態又は電荷反転（inversion）状
態の３つの電荷分配状態の中の１つの状態の中で
動作することに特徴がある。

Ｎチヤネルのエンハンスメント形のMOSトラ
ンジスターの場合、Ｐ型基板のゲート電極に負の
電圧を加えると、ホールと呼ばれる追加のＰ型キ
ヤリヤがシリコン−二酸化シリコンの界面におけ
るチヤネル領域の表面に引き付けられる。このバ
イアスによつて、基板表面近傍に多数キヤリアが
蓄積される。この多数キヤリアの蓄積されたもの
が、電荷蓄積層と呼ばれるものである。

強い蓄積層が存在するときのゲート−基板間の
キヤパシタンスの測定値は、ゲート誘電体を介し
て分離される２つの平行なプレートの値と略等し
い。このキヤパシタンス値がゲート−基板間の最
大キヤパシタンスである。

閾値電圧よりも小さな値の正の電圧がゲートに
加えられると、負の電荷が半導体基板の中に誘導
されるが、これはシリコン−二酸化シリコンの界
面の近傍からホールが追いやられるためである。
多数キヤリアがこのように追いやられると、未補
償（uncompensated）の受容体原子からなる負
の電荷を帯びた空乏領域が残される。空乏領域は
ゲート基板間の電圧が増すにつれて大きくなる。
このように電圧バイアス状態が正の時、デバイス
は空乏領域の中で動作すると言われている。この
領域の中でバイアス電圧の関数としてのゲートキ
ヤパシタンスのプロツトは、電圧が増すにつれて
ゲートキヤパシタンスは減少することをしてい
る。この動作は、先の方が別々に移動するキヤパ
シターの両プレートに類似している。

しかし乍ら、ゲート電圧がトランジスターの閾
値電圧に等しい値に達すると、空乏領域はそれ以
上大きくならない。その代わり、少数キヤリア
（Ｎ型デバイスの電子）が、所謂反転層と呼ばれ
る負の電荷層を、半導体基板の表面近傍のチヤネ
ル領域の中に形成し始める。これ等の電荷によつ
てドレインからソースへのチヤネル電流がサポー
トされるのである。ゲート電圧が増え続けるにつ
れて、より多くの電子が反転層の中へと誘導され
るから、ドレインとソース間の電流は増大する。
反転層が最初に形成し始めると、ゲートから基板
へのキヤパシタンスは大きくなり始め、これはゲ
ート電圧の増大と共に増え続け、ゲートキヤパシ
タンスが再び最大となる強い反転層が形成される
まで続けられる。

チヤネルコンダクタンスの開始によつて、反転
領域と空乏領域との間に一定の境界が形成され
る。しかし乍ら、空乏領域と蓄積領域との境界を
正確に規定することはより困難なことである。そ
れでも、ゲート−基板間のキヤパシタンスが最大
値の９／10以上（及びゲート電圧が閾値電圧より
も小さい）場合、妥当な強さの蓄積層が形成され
たものと考えることが出来る。

第２Ａ図及び第２Ｂ図を再び参照すると、仮定
した動作電圧の場合、ノード３４に正の電力供給
電圧VA＋が瞬間的に加わるとMOSトランジス
ター１４，１６の各々のチヤネル領域の表面に電
荷蓄積層が形成される。仮定した電圧の場合、ゲ
ート２０および２１は各々が、MOSトランジス
ター１４，１６の各々ソース及び基板に加えられ
る電圧よりも２ボルト以上、負である。チヤネル
領域をホールでで一杯にすることは、シリコン−
二酸化シリコン界面近傍においてトラツプされた
過剰の負電荷を速やかに取り除く上で効果のある
ことが理論づけられる。従つて、２つのソース結
合MOSトランジスターの閾値電圧はより速やか
に整合状態に復帰することになる。

前述の方法に基づいて作動させるのに適した回
路構成の別の実施例を第３図に示している。第３
図の差動電圧コンパレータは、スイツチ４６，４
８を追加している点を除いて第２Ａ図のものと同
じである。信号ERASEがハイになると、スイツ
チ４６，４８によつてゲート２０，２１は既知の
基準電圧（この場合はアース）に連結される。基
準電圧は正の電力供給電圧VA＋よりも実質的に
より負である。信号ERASEがローになるとゲー
ト２０はスイツチ４６を通じて差動増幅器VIN
１の一方の入力に接続され、ゲート２１はスイツ
チ４８を介して差動増幅器VIN２の他方の入力
に接続される。既知の一定の基準電圧をMOSト
ランジスター１４，１６のゲートに加えることに
よつて、各比較サイクル毎に一定の蓄積層を形成
させることが出来る。

本発明の望ましい実施例について説明したが、
当該分野の専門家であれば本発明の精神及び範囲
から逸脱することなく、前述した方法及び回路構
成に種々の変形をなせることは明白であろう。例
えば、ソース結合MOSトランジスターのドレイ
ンに接続した負荷要素は必ずしも抵抗器である必
要はなく、例えば、有効負荷（active loads）を
用いることも出来る。このように、ここで用いら
れる負荷要素の語句には負荷回路をも含むもので
あつて、該負荷要素は単一の電気要素だけでな
く、複数の電気要素から構成することも出来る。
更に、ソース結合MOSトランジスターのドレイ
ンからの差動出力電圧を用いる必要性は必ずしも
なく、何れかのドレインから送られる一方が終端
された（single−ended）出力を用いることも出
来る。

前述した方法及び回路構成に、他の変形を加え
る場合、ソース結合MOSトランジスター１４，
１６は必ずしもエンハンスメント形のデバイスで
ある必要はなく、デプレツシヨン形のデバイスを
同じように用いることが出来る。ソース結合
MOSトランジスターの各々のチヤネル領域の表
面に電荷蓄積層を形成するには、デプレツシヨン
形デバイスの場合、エンハンスメント形デバイス
の場合よりも大きな逆バイアスが必要になるであ
ろう。更に、この方法及び回路は、Ｎチヤネルの
MOSトランジスターよりもむしろＰチヤネルの
MOSトランジスターに有効であるかも知れない。
Ｐチヤネルトランジスターの場合、全ての電圧極
性を逆転させる必要があることは勿論である。Ｐ
チヤネルMOSトランジスターの場合、形成され
なければならない蓄積層はホールというよりむし
ろ、電子から形成されたものである。

【図面の簡単な説明】

第１Ａ図は従来の差動電圧コンパレータの前端
部の段階を、コンパレータの動作をシミユレート
させるためスイツチと共に示す電気回路図であ
る。第１Ｂ図は第１Ａ図の差動電圧コンパレータ
の動作に対応させたもので、電圧V2が電圧V1よ
りも大きい場合の動作を示すタイミングダイヤグ
ラムである。第１Ｃ図は第１Ａ図の差動電圧コン
パレータの動作に対応させたもので、電圧V2が
電圧V1よりも小さい動作モードの場合のタイミ
ングダイヤグラムである。第２Ａ図は本発明に基
づいて動作させるのに適した差動電圧コンパレー
タの電気回路図である。第２Ｂ図は本発明に係る
第２Ａ図の差動電圧コンパレータの動作に対応す
るタイミングダイヤグラムである。第３図は本発
明の他の実施例に基づいて差動させるのに適した
回路構成の他の実施例を示す電気回路図である。 １４，１６…MOSトランジスター、１８，４
４…電流バイアス要素、２０，２１…ゲート、２
２，２４…ドレイン、２６，３６，４９…スイツ
チ、２８…差動電圧コンパレータ、３４…ノー
ド、３８…Ｐチヤネルエンハンスメント形トラン
ジスター、４０…Ｎチヤネルエンハンスメント形
トランジスター、４２…インバータ。

Claims (1)

1. 【特許請求の範囲】 １ 差動入力が一対のソース結合MOSトランジ
   スターのゲート電極である差動電圧コンパレータ
   を動作させる方法であつて、 ａ 差動入力電圧をゲート電極に加え、 ｂ ソース結合MOSトランジスターの各々のチ
   ヤネル領域の表面に電荷蓄積層を形成するのに
   十分な大きさ及び極性をもつた電圧をソース結
   合MOSトランジスターのソースに加え、 ｃ ソース結合MOSトランジスターのソースを
   共通の電流バイアス要素に接続し、 ｄ 差動電圧コンパレータの出力をサンプリング
   する 工程から構成されることを特徴とする差動電圧コ
   ンパレータの動作方法。 ２ 電力供給端子と、第1MOSトランジスター
   と、第2MOSトランジスターと、第1MOSトラン
   ジスター及び電力供給端子のドレイン間に接続さ
   れた第１負荷要素と、第2MOSトランジスター及
   び電力供給端子間に接続された第２負荷要素と、
   第１及び第2MOSトランジスターにバイアス電流
   を送るための共通の電流バイアス要素とから構成
   される電圧コンパレータにおいて、第1MOSトラ
   ンジスターのソース及び基板は第2MOSトランジ
   スターのソース及び基板に接続され、第1MOSト
   ランジスターのゲートが電圧コンパレータへの第
   １入力であり、第2MOSトランジスターのゲート
   が電圧コンパレータへの第２入力であつて、第１
   及び第2MOSトランジスターのソース及び基板
   を、共通の電流バイアス要素、又はMOSトラン
   ジスターの各々のチヤネル領域の表面に電荷蓄積
   層を形成するのに十分な極性及び大きさをもつた
   電圧の何れか一方に切り換えるための手段を備え
   ている電圧コンパレータ。 ３ MOSトランジスターの各々のチヤネル領域
   の表面に電荷蓄積層を形成するのに十分な大きと
   及び極性をもつた電圧は、電力供給電圧VA＋で
   ある特許請求の範囲第２項に記載の電圧コンパレ
   ータ。