JPH04317100A - 伴奏情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば電子楽器等に用
いられる伴奏情報処理装置に関し、特にキーボード等の
音高指定手段で指定された音高を検出し、所定の加工を
施して伴奏情報として記憶する伴奏情報処理装置に関す
る。

【０００２】

【従来の技術】従来、電子楽器等に用いられる伴奏情報
処理装置として、例えば特開昭６２−１８７３８８号公
報に開示された自動演奏装置付電子楽器がある。この発
明は、キーボードの押鍵状態により和音が成立したとき
のみ、その和音のコードタイプとコードルートを記憶す
るようにしたものである。

【０００３】また、他の伴奏情報処理装置として、例え
ば特開平１−１７９０８７号公報に開示された自動演奏
装置がある。この発明は、和音が成立したときは、その
和音のコードタイプとコードルートとを記憶し、和音が
成立しなかったときは、その時の構成音を、例えば数音
まで記憶するというものである。

【０００４】上記公報に開示されている発明は、和音情
報を効率良く記憶するという観点からは、一定の効果を
発揮するが、以下のような欠点がある。

【０００５】■和音が成立した場合に、該和音のコード
タイプとコードルートしか記憶しないので、キーボード
上での最低音が何であるかを判別できない。また、どの
オクターブで押鍵された和音であるかも判断することが
できない。したがって、再生時は、例えばコードルート
を最低音にし、特定のオクターブで再生する等の固定的
な処理しかできず、伴奏の忠実な再現ができない。

【０００６】■和音が不成立のときは、その時の構成音
を、音名で記憶するので、和音不成立時には記憶する情
報量が増大する。

【０００７】■和音が不成立のときは、伴奏パターンと
して、Ｍａｊｏｒ　若しくは和音不成立用の独自の情報
を記憶・再生するので、演奏の流れが生きてこない。

【０００８】■和音としての成立は注意深く記憶するが
、伴奏エリアにキーオンがあるか否かを検出し、記憶す
ることはできない。

【０００９】

【発明が解決しようとする課題】この発明は、上記諸欠
点を解消するためになれたもので、和音成立時に和音情
報に特定音情報を付加して記憶することにより記録時の
内容を忠実に再生することができる伴奏情報処理装置を
提供することを目的とする。

【００１０】また他の目的は、和音不成立時であっても
演奏の流れを生かしつつ記憶すべき情報量を減らすこと
のできる伴奏情報処理装置を提供することを目的とする
。

【００１１】さらに他の目的は、和音情報の記録時の処
理を高速に行うとともに、記録時の内容を忠実に再生す
ることのできる伴奏情報処理装置を提供することを目的
とする。

【００１２】

【課題を解決するための手段】この発明の伴奏情報処理
装置は、上記第１の目的を達成するために、音高を指定
する音高指定手段と、該音高指定手段で指定された音高
情報の構成音を検出する構成音検出手段と、該構成音検
出手段で検出した構成音から和音を検出して和音情報を
生成する和音情報生成手段と、該和音情報生成手段で生
成された和音情報に係る特定音情報を生成する特定音情
報生成手段と、該特定音情報生成手段で生成された特定
音情報と前記和音情報生成手段で生成された和音情報と
を関連付けて記憶する記憶手段とを具備したことを特徴
とする。

【００１３】また、本発明の伴奏情報処理装置は、上記
第２の目的を達成するために、音高を指定する音高指定
手段と、該音高指定手段で指定された音高情報の構成音
を検出する構成音検出手段と、該構成音検出手段で検出
した構成音により和音が成立することが判断されたとき
は和音情報を生成し、和音が成立しないことが判断され
たときは、直前に記憶した和音情報又は構成音情報に対
する補正情報を生成する和音／補正情報生成手段と、該
和音／補正情報生成手段で生成された和音情報又は補正
情報を記憶する記憶手段とを具備したことを特徴とする
。

【００１４】さらに、本発明の伴奏情報処理装置は、上
記第２の目的を達成するために、音高を指定する音高指
定手段と、該音高指定手段で指定された音高情報の構成
音を検出し、所定の音ビット列を作成する音ビット列作
成手段と、該音ビット列作成手段で作成された所定の音
ビット列に係る特定音情報を生成する特定音情報生成手
段と、前記音ビット列作成手段で作成された所定の音ビ
ット列と該特定音情報生成手段で生成された特定音情報
を関連付けて記憶する記憶手段とを具備したことを特徴
とする。

【００１５】

【作用】本発明に係る第１の伴奏情報処理装置は、検出
した和音情報に、該和音情報に係る特定音情報、例えば
和音構成音の最低音又は最高音に関する情報、オクター
ブ情報等を関連付けて記憶するようにしたものである。

【００１６】これにより、同一の構成音の和音であって
も、該和音の最低音又は最高音を基準にして展開するこ
とにより所定のバリエーションで和音を再生することが
でき、また、所定の音域で和音を再生することができる
こととなり、記録時の伴奏を忠実に再現できるものとな
っている。

【００１７】本発明に係る第２の伴奏情報処理装置は、
和音の不成立は、所定の和音から次の和音に移行する過
程で数鍵を余分に押鍵したり離鍵したりすることにより
発生する場合が多いという特性に着目してなされたもの
で、和音が成立しなかったことを検出した場合は、直前
に記憶した和音情報に対する変化分を補正情報として記
憶するようにしたものである。

【００１８】これにより、和音不成立時の記憶すべき情
報量を大幅に減少させることができるものとなっている
。また、和音不成立時には直前に成立した和音情報を重
視して、例えば少なくともコードタイプは直前に成立し
た和音情報を用いるようにしたので、演奏の流れが自然
なものとなっている。

【００１９】本発明に係る第３の伴奏情報処理装置は、
伴奏情報を記憶する際に、和音検出してコードタイプ、
コードルートとして記憶するのではなく、和音成立／不
成立とは無関係に、音高指定手段で指定された構成音を
所定の音ビット列、例えば１２音（１オクターブ）のビ
ット列として、例えば最高音、最低音又はオクターブ情
報等の特定音情報とともに記憶するようにしたものであ
る。

【００２０】これにより、和音情報の記録時の処理が高
速になるとともに、記憶する情報に余分な加工が施され
ないので、伴奏の再生時には、より忠実な再生が容易に
できるものとなっている。また、和音の検出は、必要に
応じて再生時に行うことにより、記憶した情報を、その
使用目的に応じて汎用的に用いることができ、応用範囲
をより広げることができるものとなっている。

【００２１】

【実施例】図１は、本発明に係る伴奏情報処理装置を包
含する電子楽器の全体的な構成を示す概略ブロック図で
ある。

【００２２】図において、１０はシリアル入出力を行う
インタフェース回路である。このインタフェース回路１
０は、本装置と外部装置との間でＭＩＤＩ（Ｍｕｓｉｃ
ａｌ　　Ｉｎ−ｓｔｒｕｍｅｎｔ　　Ｄｉｇｉｔａｌ　
　Ｉｎｔｅｒｆａｃｅ）情報の送受を行うものである。

【００２３】このインタフェース回路１０は、外部装置
側に「ＭＩＤＩ　　ＩＮ」端子と「ＭＩＤＩ　　ＯＵＴ
」端子とを有している。また、ＣＰＵ側はシステムバス
３０に接続されるようになっている。そして、外部装置
側は、規格化されたＭＩＤＩインタフェースにより、Ｃ
ＰＵ側は、キーコード（キーナンバ）により、それぞれ
情報の送受を行うようになっている。

【００２４】ここでキーナンバとは、キーボードの各キ
ーに割り当てられた番号であってＭＩＤＩ規格に準じて
おり、Ｃ−１＝０、Ｃ０　＝１２、Ｃ１　＝２４、Ｃ２
　＝３６、…のように、１オクターブで「１２」ずつ増
加する数値である。

【００２５】このインタフェース回路１０からは、割り
込み要求信号が出力されるようになっている。この割り
込み要求信号は、ＣＰＵ１６の割り込み端子ＩＮＴ２に
供給される。インタフェース回路１０は、この割り込み
信号をアクティブにすることにより、ＣＰＵ１６に割り
込みをかけ、該インタフェース回路１０からＲＡＭ１８
内のＭＩＤＩバッファへの情報転送を要求する。

【００２６】１１はキースイッチである。このキースイ
ッチ１１は、キーボードの各キーに対応して設けられて
おり、押鍵／離鍵によりオン／オフするスイッチである
。このキースイッチ１１の出力はキースキャン回路１２
に供給される。

【００２７】キースキャン回路１２は、キースイッチ１
１のオン／オフ状態を検出するものである。このキース
キャン回路１２で検出されたキースイッチ１１のオン／
オフ状態は、キーコード（キーナンバ）としてシステム
バス３０に出力される。また、このキースキャン回路１
２からは、割り込み要求信号が出力されるようになって
いる。この割り込み要求信号は、ＣＰＵ１６の割り込み
端子ＩＮＴ３に供給される。キースキャン回路１２は、
この割り込み要求信号をアクティブにすることにより、
ＣＰＵ１６に割り込みをかけ、該キースキャン回路１２
からＲＡＭ１８内のマニュアルバッファへのキーナンバ
の転送を要求する。

【００２８】１３はパネルスイッチであり、図示しない
パネルに設けられた音色スイッチ、音量スイッチ等で構
成されている。このパネルスイッチ１３の出力は、パネ
ルスキャン回路１４に供給される。

【００２９】パネルスキャン回路１４は、パネルスイッ
チ１３のオン／オフ状態を検出するものである。このパ
ネルスキャン回路１４で検出されたパネルスイッチ１３
のオン／オフ状態は、該パネルスイッチ１３に対応した
ナンバ（トーンナンバ）としてシステムバス３０に出力
される。

【００３０】１５はタイマである。このタイマ１５は、
テンポスピードを制御するために使用される。このタイ
マ１５には、ＣＰＵ１６から任意のカウント値がセット
されるようになっている。このタイマ１５は、セットさ
れたカウント値の計数を終了した際に、割り込み要求信
号を発生する。このタイマ１５が出力する割り込み要求
信号は、ＣＰＵ１６の割り込み端子ＩＮＴ１に供給され
るようになっている。ＣＰＵ１６は、タイマ１５が発生
する割り込み要求信号のインターバルに同期するべく、
テンポスピードを制御する。

【００３１】ＣＰＵ１６は、この実施例の電子楽器の全
体を制御するとともに、伴奏情報処理装置としての諸機
能を実現するものである。

【００３２】即ち、音高情報としてのキーナンバを受け
取ると、その時選択されている音色にて発音するべく、
音源回路２１を駆動する。また、上記キーナンバに基づ
き、和音情報や補正情報を検出し、自動演奏を行わせる
。さらに、上記で検出した和音情報や補正情報を記憶・
再生する制御を行う。これらＣＰＵ１６の処理内容につ
いては、後に詳細に説明する。

【００３３】１７はリードオンリメモリ（以下「ＲＯＭ
」という。）である。このＲＯＭ１７には、上記ＣＰＵ
１６を動作させるためのプログラム、和音を検出するた
めのコード表（詳細は後述する）等が記憶される。

【００３４】１８はランダムアクセスメモリ（以下「Ｒ
ＡＭ」という。）である。このＲＡＭ１８には、ＣＰＵ
１６の作業用のレジスタ、コードシーケンサ用の記憶エ
リア、ＭＩＤＩバッファ、マニュアルバッファ、ディス
クバッファ、ニューキーエリア、オールドキーエリア等
が定義されている。これらの詳細については、後述する
。

【００３５】１９はディスク駆動回路であり、ディスク
装置２０を制御するものである。このディスク駆動回路
１９は、ＭＩＤＩ入出力と同じ方法で、記憶手段として
のディスク装置２０に演奏情報を書き込み、また、ディ
スク装置２０から演奏情報を読み出す処理を行う。この
際、ディスク装置２０を効率よく使用するために、ＲＡ
Ｍ１８上に設けられたディスクバッファを介してブロッ
ク単位（例えば、２５６〜１０２４バイト）でデータ転
送を行うようになっている。

【００３６】また、このディスク駆動回路１９からは、
割り込み要求信号が出力されるようになっている。この
割り込み要求信号は、ＣＰＵ１６の割り込み端子ＩＮＴ
４に供給される。ディスク駆動回路１９は、この割り込
み要求信号をアクティブにすることにより、ＣＰＵ１６
に割り込みをかけ、ディスク装置２０からＲＡＭ１８内
のディスクバッファへのデータの転送を要求する。

【００３７】２１は音源回路である。この音源回路２１
は、ＣＰＵ１６によってアサインされた３２チャネルの
キーナンバとトーンナンバとに基づき、デジタル楽音信
号を時分割で生成するものである。この音源回路２１で
生成されたデジタル楽音信号は、Ｄ／Ａ変換器２２に供
給される。

【００３８】Ｄ／Ａ変換器２２は、入力されたデジタル
楽音信号をアナログ楽音信号に変換するものである。こ
のＤ／Ａ変換器２２で変換されたアナログ楽音信号は、
サウンドシステム２３に供給されるようになっている。

【００３９】サウンドシステム２３は、入力された電気
信号としてのアナログ楽音信号を音響信号に変換するも
のである。つまり、サウンドシステム２３は、例えばス
ピーカやヘッドホン等に代表される音響発生手段であり
放音を行うものである。

【００４０】上記インタフェース回路１０、キースキャ
ン回路１２、パネルスキャン回路１４、タイマ１５、Ｃ
ＰＵ１６、ＲＯＭ１７、ＲＡＭ１８、ディスク駆動回路
１９及び音源回路２１は、システムバス３０を介して相
互に接続されるようになっている。

【００４１】次に、上記構成において、動作を説明する
。図２は本発明の実施例に係る伴奏情報処理装置のメイ
ンフローチャートを示す。

【００４２】先ず、電源投入又はリセット操作が行われ
ると、イニシャライズが行われる（ステップＳ１００）
。このイニシャライズ処理では、各種ハードウエアの初
期化、初期値設定、ＲＡＭ１８の内容の初期化等が行わ
れる。

【００４３】次いで、ＲＥＣスイッチのオンイベントが
あるか否かが調べられる（ステップＳ１０１）。このＲ
ＥＣスイッチは、パネルスイッチ１３の中の１つのスイ
ッチである。このＲＥＣスイッチは、後に行う和音検出
処理（ステップＳ１１２）で検出した和音情報を、ＲＡ
Ｍ１８内のコードシーケンサに記憶するか否かを指示す
るスイッチである。

【００４４】このステップＳ１０１で、ＲＥＣスイッチ
のオンイベントがあったことが判断されると、ＲＥＣフ
ラグを「１」、ＰＬＹフラグを「０」にセットする（ス
テップＳ１０２）。このＲＥＣフラグ、ＰＬＹフラグは
、ＲＡＭ１８内の所定領域に定義されるフラグである。 一方、ＲＥＣスイッチのオンイベントがなかったことが
判断されると、上記ステップＳ１０２はスキップされる
。

【００４５】次いで、ＰＬＹスイッチのオンイベントが
あるか否かが調べられる（ステップＳ１０３）。このＰ
ＬＹスイッチも、パネルスイッチ１３の中の１つのスイ
ッチである。このＰＬＹスイッチは、ＲＡＭ１８内のコ
ードシーケンサに記憶されている和音情報をテンポスピ
ードに合わせて再生するか否かを指示するスイッチであ
る。

【００４６】このステップＳ１０３で、ＰＬＹスイッチ
のオンイベントがあったことが判断されると、ＰＬＹフ
ラグを「１」、ＲＥＣフラグを「０」にセットする（ス
テップＳ１０４）。一方、ＰＬＹスイッチのオンイベン
トがなかったことが判断されると、上記ステップＳ１０
４はスキップされる。

【００４７】以上の処理から理解できるように、ＰＬＹ
フラグとＲＥＣフラグは同時に「１」になることはなく
、したがって、検出した和音情報の記憶と、記憶された
和音情報の再生を同時に行うことはできない。

【００４８】次いで、ＳＴＡＲＴスイッチのオンイベン
トがあるか否かが調べられる（ステップＳ１０５）。こ
のＳＴＡＲＴスイッチは、パネルスイッチ１３の中の１
つのスイッチである。このＳＴＡＲＴスイッチは、和音
を検出して記憶する処理（ＲＥＣ処理）又は記憶された
和音情報を再生する処理（ＰＬＹ処理）を開始するか否
かを指示するスイッチである。

【００４９】このステップＳ１０５で、ＳＴＡＲＴスイ
ッチのオンイベントがあったことが判断されると、ＲＵ
Ｎフラグを「１」にセットする（ステップＳ１０６）。 このＲＵＮフラグは、ＲＡＭ１８内の所定領域に定義さ
れるフラグである。

【００５０】また、ＲＡＭ１８内のコードシーケンサの
ポインタＰＮＴ及びタイマカウンタＴＩＭＮをゼロにク
リアする（ステップＳ１０７）。ポインタＰＮＴは、現
在読出中又は記録中のコードシーケンサのデータ位置を
指すものである。またタイマカウンタＴＩＭＮは、タイ
マ１５からの割り込み要求信号に応じて、ＲＵＮ中（Ｒ
ＵＮフラグが「１」）であるという条件で、インクリメ
ントされるカウンタである（図１５（Ａ）参照）。これ
らは何れもＲＡＭ１８内に設けられる。

【００５１】一方、ＳＴＡＲＴスイッチのオンイベント
がなかったことが判断されると、上記ステップＳ１０６
、Ｓ１０７はスキップされる。

【００５２】次いで、キーデータのミキシング処理が行
われる（ステップＳ１０８）。このキーデータのミキシ
ング処理は、ＭＩＤＩ入力キーナンバとマニュアル入力
キーナンバ及びディスク再生キーナンバの論理和をとる
処理である。ＭＩＤＩ入力キーナンバとマニュアル入力
キーナンバ及びディスク再生キーナンバは、それぞれ、
ＲＡＭ１８のＭＩＤＩバッファ、マニュアルバッファ及
びディスクバッファに記憶されている。このミキシング
処理により、キーナンバ０〜１２７に対する新たなキー
情報が、ＲＡＭ１８内のニューキーエリアに作成される
。

【００５３】次いで、キーイベントの有無が調べられる
（ステップＳ１０９）。これは、ＲＡＭ１８内のニュー
キーエリアの内容とオールドキーエリアの内容との排他
的論理和をとり、その結果がゼロであるか否かを調べる
ことにより行われる。したがって、ＭＩＤＩ入力キーナ
ンバとマニュアル入力キーナンバ及びディスク再生キー
ナンバのキーイベントの有無が共通に調べられることに
なる。

【００５４】ここで、キーイベントがなかったことが判
断されると、処理シーケンスはステップＳ１１６へ移る
。即ち、和音検出処理、ＲＥＣ処理等は行われない。 一方、キーイベントがあったことが判断されると、キー
イベントがあったキーのキーナンバが、スプリットポイ
ント（ＳＰ）のキーナンバ以下であるか否かが調べられ
る（ステップＳ１１０）。

【００５５】ここで、スプリットポイント（ＳＰ）とは
、和音検出を行うキーボードの境界を示すキーナンバで
ある。通常、このスプリットポイント以下のキーナンバ
を有する領域が和音エリアのキーとなり、和音検出の対
象となる。したがって、和音検出を行う場合、そのキー
ナンバが、スプリットポイントの上であるか下であるか
を判別する必要がある。勿論、全キー領域において和音
を検出する場合があるが、この時は、ＳＰ＝１２７に設
定すれば良い。このスプリットポイントは、通常、可変
にできるように構成される。

【００５６】上記ステップＳ１１０で、キーイベントが
あったキーのキーナンバが、スプリットポイント（ＳＰ
）のキーナンバより大きいことが判断されると、和音検
出対象外のキーであるので、以下の和音検出処理、ＲＥ
Ｃ処理は行われずに、処理シーケンスはステップＳ１１
５へ移る。したがって、通常のキー押下による発音処理
（ステップＳ１１５）が行われることになる。

【００５７】一方、スプリットポイント（ＳＰ）のキー
ナンバ以下であることが判断されると、ノートチャネル
アサイン処理が実行される（ステップＳ１１１）。ここ
で、ノートチャネルアサインとは、和音は特別の１２個
の各ノートに対応した発音チャネルを余分に有し、同じ
音名（ノート）に関しては、１音しか発音できないとす
る処理である。このノートチャネルアサインは、自動伴
奏（オートアカンパニメント、オートアルペジオ）に使
用され、適宜タイミングで刻まれる。

【００５８】次いで、和音検出処理が実行される（ステ
ップＳ１１２）。この和音検出処理の詳細については、
後述する。

【００５９】次いで、「ＲＥＣ＝１且つＲＵＮ＝１」で
あるか否かが調べられる（ステップＳ１１３）。つまり
、和音情報の記憶を行うべきことが指定されているか否
かが調べられる。そして、和音情報の記憶を行うべきこ
とが指定されていることが判断されると、ＲＥＣ処理を
行う（ステップＳ１１４）。つまり、検出した和音情報
を、ＲＡＭ１８内のコードシーケンサに記憶する処理を
行う。このＲＥＣ処理の詳細については後述する。一方
、ステップＳ１１３で、和音情報の記憶を行うべきこと
が指定されていないことが判断されると、このＲＥＣ処
理はスキップされる。

【００６０】次いで、発音制御処理が行われる（ステッ
プＳ１１５）。この発音制御処理は、キーイベントがあ
ったキーナンバが、スプリットポイントの上か下かによ
り、アッパー音色かロワー音色かを選択して、キーイベ
ントに応じた発音を行うものである。即ち、キーのオン
イベントであれば、そのキーをいずれかのチャネルにア
サインして発音を開始させ、オフイベントであれば、対
応するキーナンバのチャネルを捜し出して発音をリリー
ス状態に移行させる。

【００６１】次いで、「ＰＬＹ＝１且つＲＵＮ＝１」で
あるか否かが調べられる（ステップＳ１１６）。つまり
、和音情報の再生が指定されているか否かが調べられる
。そして、和音情報の再生が指定されていることが判断
されると、ＰＬＹ処理を行い、ＲＡＭ１８内のコードシ
ーケンサに記憶された和音情報を再生する（ステップＳ
１１７）。このＰＬＹ処理の詳細については後述する。

【００６２】このＰＬＹ処理で、上記ステップＳ１１１
で行ったノートチャネルアサイン処理と同様の処理が行
われると、次いで、上記ステップＳ１１５で行ったと同
様の発音制御が行われる（ステップＳ１１８）。

【００６３】一方、ステップＳ１１６で、和音情報の再
生が指定されていないことが判断されると、このＰＬＹ
処理（ステップＳ１１７）及び発音制御処理（ステップ
Ｓ１１８）はスキップされる。

【００６４】次いで、「その他の処理」が行われる（ス
テップＳ１１９）。この「その他の処理」では、本発明
に直接には関係しない上述以外の処理、例えばパネル処
理、ＭＩＤＩ出力処理、ディスク装置書込み処理、その
他の自動演奏処理（オートベース処理等）等が行われる
。その後、ステップＳ１０１に戻り、以下同様の処理が
繰り返し実行される。

【００６５】なお、上記自動演奏処理は、後述するＣＯ
ＤＯレジスタとＲＯＴＯレジスタの内容及びノートチャ
ネルアサインの内容を参照して行われる。

【００６６】次に、上記メインルーチンのステップＳ１
１２で行われる和音検出処理の詳細について説明する。

【００６７】図３及び図４は、和音検出処理の第１の実
施例を示すフローチャートである。

【００６８】先ず、和音エリアのキーナンバのうち、最
高音のノートナンバをＨＩＧＢレジスタに、最低音のノ
ートナンバをＬＯＷＢレジスタに入れる（ステップＳ２
００）。ここでＨＩＧＢレジスタ、ＬＯＷＢレジスタは
、ＲＡＭ１８に定義されるレジスタである。これらＨＩ
ＧＢレジスタ、ＬＯＷＢレジスタには、オクターブナン
バも同時に入れられる。

【００６９】ここで、ノートナンバとは、Ｃ　　＝００
００Ｂ　、Ｃ♯＝０００１Ｂ　、Ｄ　　＝００１０Ｂ　
、Ｄ♯＝００１１Ｂ　、Ｅ　　＝０１００Ｂ　、Ｆ　　
＝０１０１Ｂ　、Ｆ♯＝０１１０Ｂ　、Ｇ　　＝０１１
１Ｂ　、Ｇ♯＝１０００Ｂ　、Ａ　　＝１００１Ｂ　、
Ａ♯＝１０１０Ｂ　、Ｂ　　＝１０１１Ｂ　である。こ
こで、添字の「Ｂ　」は２進数であることを示し、以下
、同様の意味で用いる。

【００７０】また、オクターブナンバは、Ｂ１　以下　
　＝００Ｂ　、Ｃ２　〜Ｂ２　＝０１Ｂ　、Ｃ３　〜Ｂ
３　＝１０Ｂ　、Ｃ４　以上　　＝１１Ｂ　である。

【００７１】次いで、和音エリアのキーのオン／オフ状
態について、各オクターブ間で論理和をとり、その結果
をビット列としてＢＩＴＢレジスタに入れる（ステップ
Ｓ２０１）。ＢＩＴＢレジスタは、図５に示すような、
ＲＡＭ１８に定義される１２ビットのレジスタである。

【００７２】次いで、ＢＩＴＢレジスタの内容が全てゼ
ロであるか否か、つまり、和音エリアに、オンになって
いるキーが１個もないか否かが調べられる（ステップＳ
２０２）。

【００７３】そして、全てゼロであることが判断される
と、ＣＯＤＢレジスタを「０」に、ＲＯＴＢレジスタを
「ＦＨ　」に（添字の「Ｈ　」は１６進数であることを
示す。以下、同様。）、ＰＯＳＢレジスタを「００Ｂ　
」にセットし、さらに、ＢＩＴＯレジスタを「０」にし
（ステップＳ２０３）、その後、本和音検出ルーチンか
らリターンする。

【００７４】ここで、ＣＯＤＢレジスタ、ＲＯＴＢレジ
スタ、ＰＯＳＢレジスタ、ＢＩＴＯレジスタの各レジス
タは、ＲＡＭ１８に定義されるレジスタである。

【００７５】ＣＯＤＢレジスタは、コードタイプを記憶
するレジスタである。コードタイプは、表１の右側部に
示す７種類があり、それぞれ「０〜７」のコード値で表
される。このＣＯＤＢレジスタに「０」を入れるという
ことは、和音エリアにキーオンが１つもないということ
を意味する。

【００７６】

【表１】 ＲＯＴＢレジスタは、コードルートを記憶するレジスタ
である。コードルートは、ノートナンバと同じコードで
表され、Ｃ＝００００Ｂ　、Ｃ♯＝０００１Ｂ　、Ｄ＝
００１０Ｂ　、…、Ｂ＝１０１１Ｂ　の１２種類がある
。このＲＯＴＢレジスタに「ＦＨ　」を入れるというこ
とは、対応するコードルートが存在しないということを
意味する。

【００７７】ＰＯＳＢレジスタは、補正音を記憶するレ
ジスタである。このＰＯＳＢレジスタに「００Ｂ　」を
入れるということは、後述する補正音がないことを意味
する。

【００７８】ＢＩＴＯレジスタは、今回の和音検出処理
で得たビット列、つまりＢＩＴＢの内容を格納するレジ
スタであり、次回の和音検出処理において参照される。

【００７９】上記ステップＳ２０２で、ＢＩＴＢレジス
タの内容が全てゼロでない、つまり和音エリアに何らか
のキーオンがあったことが判断されると、ＲＴＡＴレジ
スタをクリアする（ステップＳ２０４）。このＲＴＡＴ
レジスタは、ＲＡＭ１８に定義されるレジスタであり、
ビット列をローテイトシフトした回数を記憶するもので
ある。

【００８０】次いで、ＢＩＴＢレジスタの内容をＢＩＴ
Ａレジスタに入れる（ステップＳ２０５）。このＢＩＴ
Ａレジスタは、ＲＡＭ１８に定義されるレジスタであり
、ビット列をローテイトシフトするための作業用のレジ
スタである。

【００８１】そして、このＢＩＴＡレジスタの下位３ビ
ットが「００１Ｂ　」であるか否かを調べる（ステップ
Ｓ２０６）。これは、表１に示すように、コードが成立
する場合は、下位３ビットが「００１Ｂ　」になること
に着目したものである。なお、全てゼロの場合は、上記
ステップＳ２０２で調べられて既に除外されている。

【００８２】このステップＳ２０６で、ＢＩＴＡレジス
タの下位３ビットが「００１Ｂ　」でないことが判断さ
れると、ＲＴＡＴレジスタの内容をインクリメントし（
ステップＳ２０７）、その後、ＢＩＴＡレジスタを１ビ
ット分ローテイトシフトする（ステップＳ２０８）。こ
のローテイトシフトの方向は、左右いずれであっても良
い。

【００８３】次いで、ＲＴＡＴレジスタの内容が「１２
」になったか否か、つまり、ＢＩＴＡレジスタを１２回
ローテイトシフトしたか（一巡したか）否かを調べる（
ステップＳ２０９）。そして、「１２」でなければステ
ップＳ２０６へ戻り、ステップＳ２０６〜Ｓ２０９の動
作を繰り返す。

【００８４】この繰り返し実行過程において、ステップ
Ｓ２０９で、「１２」になったことが判断されると、和
音コードが成立しなかったものと判断し、ステップＳ２
１０以下のコード不成立の場合の処理を実行する。

【００８５】即ち、先ず、ＣＯＤＢレジスタ及びＲＯＴ
Ｂレジスタのそれぞれに「ＦＨ　」を入れる（ステップ
Ｓ２１０）。ここで、ＣＯＤＢレジスタの内容が「ＦＨ
　」であることは、和音エリアでのキーオンはあったが
、コードが成立しなかったことを意味する。

【００８６】次いで、ＢＩＴＢレジスタの内容と、前回
の和音検出処理で得たビット列が入っているＢＩＴＯレ
ジスタの内容との排他的論理和（図中、記号「∀」で示
す。）をとり、結果をＢＩＴＸレジスタに格納する。 （ステップＳ２１１）。ここで、ＢＩＴＸレジスタは、
ＲＡＭ１８に定義されるレジスタであり、前回のビット
列に対し、今回のビット列中で変化があったビットを記
憶するものである。上記排他的論理和をとることにより
、変化があったビットが「１」として、ＢＩＴＸレジス
タに記憶されることになる。

【００８７】次に、ステップＳ２１１ａを実行するが、
このステップは省略しても良い。即ち、省略した場合は
、ＢＩＴＯレジスタの内容がコード不成立のときには変
化せず、メモリへ記憶される情報は、常に、それ以前に
成立した和音コード（全鍵離鍵時もその１つであるが）
に対しての変化ビットとなるため、現在の基本としてい
る和音が分かり易い。

【００８８】これに対し、ステップＳ２１１ａを省略し
ない場合は、ＢＩＴＯレジスタの内容が、コード成立／
不成立に関係なく変化し、メモリへ記憶される情報は、
常に、直前にこのルーチンへ入ったビットマップに対し
ての変化ビットのみとなるため、記憶情報量を最低限に
保つことができる。

【００８９】次いで、図６（Ｂ）に示す形式のデータが
作成されることになる。これらのデータが格納される各
レジスタは何れもＲＡＭ１８に定義される。即ち、ＢＩ
ＴＸレジスタで「１」となっているビットをノートナン
バに変換してＮＯＴＢレジスタに入れる（ステップＳ２
１２）。ＮＯＴＢレジスタは、ノートナンバを記憶する
レジスタである。

【００９０】次いで、ＢＩＴＸレジスタで「１」となっ
たビットが、今回新たにオンになったのかオフになった
のかを、ＢＩＴＢレジスタを参照することにより判断し
、その結果をＯＮ／ＯＦレジスタに入れる（ステップＳ
２１３）。

【００９１】次いで、ＮＯＴＢレジスタと、ＨＩＧＢレ
ジスタ及びＬＯＷＢレジスタとを比較して補正音を作成
しＰＯＳＢレジスタに入れる（ステップＳ２１４）。即
ち、ＮＯＴＢレジスタの内容とＨＩＧＢレジスタの内容
又はＬＯＷＢレジスタの内容とが同じであるか否かを調
べ、下記の条件により２ビットのデータを作成してＰＯ
ＳＢレジスタに記憶する。 ■ＮＯＴＢ＝ＨＩＧＢであれば、ＰＯＳＢ＝１０Ｂ　（
最高音） ■ＮＯＴＢ＝ＬＯＷＢであれば、ＰＯＳＢ＝０１Ｂ　（
最低音） ■上記のいずれでもない場合は、ＰＯＳＢ＝１１Ｂ　（
中間音） なお、補正ノートなしの場合は、ＰＯＳＢ＝００Ｂ　が
入れられる。

【００９２】次いで、ＬＯＷＢレジスタのオクターブナ
ンバを取り出し、ＯＣＴＢレジスタに入れる（ステップ
Ｓ２１５）。次いで、ＯＣＴＢレジスタの内容をＯＣＴ
Ｏレジスタに入れる（ステップＳ２１６）。ここで、Ｏ
ＣＴＯレジスタは、ＲＡＭ１８に定義されるレジスタで
あり、前回の和音検出処理で得たオクターブナンバを格
納しているレジスタである。そして、このステップＳ２
１６の処理を終了後、本和音検出ルーチンをリターンす
る。以上でコードが成立しなかった場合の処理を終了す
る。

【００９３】一方、上記ステップＳ２０６で、ＢＩＴＡ
レジスタの下位３ビットが「００１Ｂ　」であることが
判断されると、図６（Ａ）に示す形式のデータが作成さ
れることになる。即ち、ＢＩＴＡレジスタの下位３ビッ
トを除く９ビットからなるビット列を作成する（ステッ
プＳ２１７）。例えば、ＢＩＴＡレジスタの内容が、

【
００９４】ＢＩＴＡ＝「００００１００１０００１」で
あったなら、ビット列＝「００００１００１０」という
９ビットのビット列を得る。

【００９５】次いで、該ビット列をアドレスとして、例
えば表２に示すように構成されたコード表を参照し、対
応するアドレスから読み出したコードタイプ、準コード
ルートをそれぞれＣＯＤＢレジスタ、ＲＯＴＢレジスタ
に入れる（ステップＳ２１８）。つまり、コードが成立
しなければ「ＦＦＨ　」が、コードが成立すれば、コー
ドタイプ０〜７と準コードルート０〜ＢＨ　が得られる
ので、上位４ビットのコードタイプをＣＯＤＢレジスタ
へ、下位４ビットの準コードルートをＲＯＴＢレジスタ
に入れる。

【００９６】

【表２】 次いで、ＣＯＤＢレジスタ、ＲＯＴＢレジスタの内容が
双方共「ＦＨ　」であるか否かを調べる（ステップＳ２
１９）。即ち、コード不成立であるか否かを調べる。

【００９７】ここで、ＣＯＤＢレジスタ、ＲＯＴＢレジ
スタの内容が双方共「ＦＨ　」であることが判断される
と、コード不成立であったことを認識し、ステップＳ２
１１へ分岐する。ステップＳ２１１以降の処理は上述し
た通りであるので、ここでは説明を省略する。

【００９８】一方、ステップＳ２１９で、ＣＯＤＢレジ
スタの内容、又はＲＯＴＢレジスタの内容のいずれかが
「ＦＨ　」でないことが判断されると、表２を参照して
得られたＲＯＴＢレジスタの準コードルートと、先にロ
ーテイトシフトした際に、その回数を記憶しているＲＴ
ＡＴレジスタの内容を加算し、結果をＲＯＴＢレジスタ
に入れる（ステップＳ２２０）。但し、この加算結果が
「１２」より大きい値になったときは、「１２」を減算
する。これにより、ＲＯＴＢレジスタ内に本当のコード
ルート（正コードルート）が得られることになる。

【００９９】次いで、ＣＯＤＢレジスタの内容をＣＯＤ
Ｏレジスタに、ＲＯＴＢレジスタの内容をＲＯＴＯレジ
スタに、ＢＩＴＢレジスタの内容をＢＩＴＯレジスタに
、それぞれ格納する（ステップＳ２２１）。

【０１００】次いで、和音エリアのキーオンの中で、最
低音のノートが何であったかを少ないビット数（２ビッ
ト）で表す処理を行う（ステップＳ２２２）。

【０１０１】即ち、表１において、正コードルート（Ｒ
ＯＴＢレジスタに記憶されている）に対して、どれだけ
離れた位置に最低音のノート（ＬＯＷＢレジスタ）が存
在するかを調べる。

【０１０２】実際には、ＲＯＴＢレジスタの内容からＬ
ＯＷＢレジスタの内容を減算し、結果が「１２」以上で
あれば「１２」を減じ、結果が負であれば「１２」を加
算してＳＵＢＴレジスタに入れる。そして、ＳＵＢＴレ
ジスタに得られた値「０〜１１」を、下記のように分類
してＭＩＮＢレジスタに入れる。

【０１０３】■ＳＵＢＴレジスタの内容が０、１、２の
時、ＭＩＮＢレジスタ←００Ｂ　 ■ＳＵＢＴレジスタの内容が３、４、５の時、ＭＩＮＢ
レジスタ←０１Ｂ　 ■ＳＵＢＴレジスタの内容が６、７、８の時、ＭＩＮＢ
レジスタ←１０Ｂ　 ■ＳＵＢＴレジスタの内容が９、１０、１１の時、ＭＩ
ＮＢレジスタ←１１Ｂ　 これは、表１から明らかなように、コードルートを基準
として３音ずつに４等分すると、各ブロックにはキーオ
ンが１つしかないという特性を利用したものである。

【０１０４】このＭＩＮＢレジスタに格納すべき値をさ
らに確実に得るために、コードルートからキーオンの数
を数え、それがＬＯＷＢレジスタのノートと同じになっ
た時の値を用いるように構成しても良い。

【０１０５】次いで、ＬＯＷＢレジスタのオクターブナ
ンバを、ＯＣＴＢレジスタに入れる（ステップＳ２２３
）。

【０１０６】そして、ＯＣＴＯレジスタの内容とＯＣＴ
Ｂレジスタの内容とを比較することにより、前回の和音
検出処理が行われた際に得られたオクターブナンバから
、今回得られたオクターブナンバが変化しているか否か
を調べる（ステップＳ２２４）。

【０１０７】そして、変化していないことが判断される
と、ステップＳ２２７へ分岐し、ＰＯＳＢレジスタの内
容を「１１Ｂ　」にセットし、オクターブ変更はないこ
とを伝えてリターンする。この際のＰＯＳＢレジスタの
値は、中間音であることを示す本来の意味ではなく、オ
クターブ変更がないことを伝える特殊な意味で使用され
る。

【０１０８】一方、上記ステップＳ２２４でオクターブ
ナンバが変化していることが判断されると、ＰＯＳＢレ
ジスタの内容を「００Ｂ　」にセットする（ステップＳ
２２５）。これは、オクターブ変更があり、補正ノート
はないことを表す。

【０１０９】次いで、ＯＣＴＢレジスタの内容をＯＣＴ
Ｏレジスタに入れ（ステップＳ２２６）、その後、この
和音検出ルーチンをリターンする。

【０１１０】以上説明した和音検出処理の第１の実施例
では、ビット列の下位３ビットに注目してビット列パタ
ーンをチェックしたが、これに限定されるものでなく、
例えば上位の３ビットでも良く、さらに、その他の任意
の３ビットでも良い。

【０１１１】また、ビットパターンとしてチェックする
ビット数も３ビットに限定されるものでなく、例えば下
位２ビットを「０１Ｂ　」とし、同じビットパターンが
見つかった時点で、その他の１０ビットをアドレスとし
て、表２よりも１ビット多いアドレスで構成されるコー
ド表を参照してコード成立の有無をチェックすることも
可能である。

【０１１２】また、下位１ビットの「１」の状態を検出
して、その他の１１ビットをアドレスとして、表２より
も２ビット多いアドレスで構成されるコード表を参照し
てコード成立の有無をチェックすることも可能である。

【０１１３】さらに、上記実施例では、ビットパターン
中に必ず「１」が存在したが、「００Ｂ　」というビッ
トパターンをチェックして残り１０ビットのコード表を
参照してコード成立の有無をチェックすることも可能で
ある。

【０１１４】以上、要するに、１２ビットのフルパター
ンから１ビット以上を除外したパターン表を参照するよ
うに構成することで、コード表の大きさを小さくするこ
とができ、メモリ容量の減少を図ることができる。

【０１１５】次に、和音検出ルーチンの第２の実施例に
ついて、図７及び図８のフローチャートを参照しながら
説明する。

【０１１６】図において、ステップＳ２５０、２５１は
、上記第１の実施例のステップＳ２００、Ｓ２０１と同
じである。即ち、和音エリアのキーナンバのうち、最高
音のノートナンバをＨＩＧＢレジスタに、最低音のノー
トナンバをＬＯＷＢレジスタに入れる（ステップＳ２５
０）。このＨＩＧＢレジスタ、ＬＯＷＢレジスタは、オ
クターブナンバも同時に入れられる。

【０１１７】次いで、和音エリアのキーのオン／オフ状
態について、各オクターブ間で論理和をとり、その結果
をビット列としてＢＩＴＢレジスタに入れる（ステップ
Ｓ２５１）。

【０１１８】次いで、ＢＩＴＢレジスタの内容を２つに
分けて上位ビット列をＢＩＴＨレジスタに、下位ビット
列をＢＩＴＬレジスタに入れる（ステップＳ２５２）。 ＢＩＴＨレジスタ、ＢＩＴＬレジスタの一例を図９に示
す。

【０１１９】同図では、ＢＩＴＨレジスタとしてＢＩＴ
Ｂレジスタの上位４ビット、ＢＩＴＬレジスタとしてＢ
ＩＴＢレジスタの下位８ビットを記憶するように構成し
たが、この分け方は任意である。即ち、ＢＩＴＨレジス
タ、ＢＩＴＬレジスタの各ビット数は任意であり、ビッ
トの並び方も任意に構成して良い。さらに、２分割に限
定されず、３分割さらにはそれ以上の数に分割しても良
い。

【０１２０】次いで、ＢＩＴＬレジスタの内容をアドレ
スとして、例えば表３に示すように構成される第１コー
ド表を参照し、該当情報を読み出してＲＥＦＡレジスタ
に入れる（ステップＳ２５３）。

【０１２１】

【表３】 この第１コード表は、下位ビット列だけでコードとして
成立する可能性のあるパターンには、残りの上位ビット
列を参照するためのヘッドアドレスが格納されている。 一方、下位ビット列だけで見ても既にコードとして成立
する可能性がない場合は、不成立として「ＦＦＨ　」が
格納されている。

【０１２２】次に、ＲＥＦＡレジスタの内容を参照して
「ＦＦＨ　」であるか否かを調べる（ステップＳ２５４
）。ここで、「ＦＦＨ　」であることが判断されると、
和音コードが成立しなかったものと判断し、コード不成
立の場合の処理を実行する。

【０１２３】即ち、先ず、ＣＯＤＢレジスタ及びＲＯＴ
Ｂレジスタのそれぞれに「ＦＨ　」を入れる（ステップ
Ｓ２５５）。ここで、ＣＯＤＢレジスタの内容が「ＦＨ
　」であることは、和音エリアでのキーオンはあったが
、コードが成立しなかったことを意味する。

【０１２４】次いで、ＢＩＴＢレジスタの内容と、前回
の和音検出処理で得たビット列が入っているＢＩＴＯレ
ジスタとの排他的論理和をとり、結果をＢＩＴＸレジス
タに格納する（ステップＳ２５６）。これにより、変化
があったビットが「１」として、ＢＩＴＸレジスタに記
憶されることになる。次に、ステップＳ２５６ａを実行
するが、このステップは省略しても良い。省略した場合
又は省略しない場合のそれぞれの効果は、図４のステッ
プＳ２１１ａで説明した通りである。

【０１２５】次いで、図１１（Ｂ）に示す形式のデータ
が作成されることになる。即ち、ＢＩＴＸレジスタで「
１」となったビットが存在するグループの番号（グルー
プナンバ）をＢＧＲＰレジスタに入れる（ステップＳ２
５７）。ＢＧＲＰレジスタは、ＲＡＭ１８に定義される
レジスタである。

【０１２６】このＢＧＲＰレジスタに入れられるデータ
は、下記のように定義される。

【０１２７】 ■ＢＧＲＰレジスタ＝００Ｂ　：　　Ｄ　　，Ｃ♯，Ｃ
■ＢＧＲＰレジスタ＝０１Ｂ　：　　Ｆ　　，Ｅ　　，
Ｄ♯■ＢＧＲＰレジスタ＝１０Ｂ　：　　Ｇ♯，Ｇ　　
，Ｆ♯■ＢＧＲＰレジスタ＝１１Ｂ　：　　Ｂ　　，Ａ
♯，Ａ次いで、ＢＩＴＢレジスタの中で、ＢＧＲＰのグ
ループナンバに対応したビット列を選択し、ＢＰＴＮレ
ジスタに格納する（ステップＳ２５８）。

【０１２８】そして、ＢＩＴＸレジスタの中で、「１」
であるノートナンバαと、ＨＩＧＢレジスタ及びＬＯＷ
Ｂレジスタとを比較して補正音を作成しＰＯＳＢレジス
タに入れる（ステップＳ２５９）。即ち、ＢＩＴＸレジ
スタの内容とＨＩＧＢレジスタ内容及びＬＯＷＢレジス
タ内容とが同じであるか否かを調べ、下記の条件により
ＰＯＳＢレジスタに記憶するデータを作成する。

【０１２９】 ■α＝ＨＩＧＢであれば、ＰＯＳＢ＝１０Ｂ　（最高音
）■α＝ＬＯＷＢであれば、ＰＯＳＢ＝０１Ｂ　（最低
音）■上記のいずれでもない場合は、ＰＯＳＢ＝１１Ｂ
　（中間音） なお、補正ノートなしの場合は、ＰＯＳＢ＝００Ｂ　が
入れられる。

【０１３０】次いで、ＨＩＧＢレジスタのオクターブナ
ンバを取り出し、ＯＣＴＢレジスタに入れる（ステップ
Ｓ２６０）。

【０１３１】次いで、ＯＣＴＢレジスタの内容をＯＣＴ
Ｏレジスタに入れる（ステップＳ２６１）。そして、こ
のステップＳ２６１の処理を終了後、本和音検出ルーチ
ンをリターンする。

【０１３２】一方、上記ステップＳ２５４で、ＲＥＦＡ
レジスタの内容が「ＦＦＨ　」でないことが判断される
と、図１１（Ａ）に示す形式のデータが作成されること
になる。即ち、ＲＥＦＡレジスタの内容が「ＦＦＨ　」
でなければ、残りのビット列のパターン次第ではコード
が成立する可能性があるので、ＲＥＦＡレジスタの内容
を高位アドレス、残りのビット列（ＢＩＴＨレジスタの
内容）を下位アドレスとして表４に示すように構成され
た第２コード表を参照し、該当データを読み出す。

【０１３３】

【表４】 そして、読み出したデータの上位４ビット（コードタイ
プ）をＣＯＤＢレジスタに、下位４ビット（コードルー
ト）をＲＯＴＢレジスタに入れる（ステップＳ２６２）
。

【０１３４】次いで、ＣＯＤＢレジスタ、ＲＯＴＢレジ
スタの内容が双方共「ＦＨ　」であるか否かを調べる（
ステップＳ２６３）。即ち、コード不成立であるか否か
を調べる。

【０１３５】ここで、ＣＯＤＢレジスタ、ＲＯＴＢレジ
スタの内容が双方共「ＦＨ　」であることが判断される
と、コード不成立であることを認識し、ステップＳ２５
６へ分岐する。ステップＳ２５６以降の処理は上述した
通りであるので、ここでは説明を省略する。

【０１３６】一方、ステップＳ２６３で、ＣＯＤＢレジ
スタの内容、又はＲＯＴＢレジスタの内容のいずれかが
「ＦＨ　」でないことが判断されると、ＣＯＤＢレジス
タの内容をＣＯＤＯレジスタに、ＲＯＴＢレジスタの内
容をＲＯＴＯレジスタに、ＢＩＴＢレジスタの内容をＢ
ＩＴＯレジスタに、それぞれ格納する（ステップＳ２６
４）。

【０１３７】次いで、和音エリアのキーオンの中で、最
低音のノートが何であったかを少ないビット数（２ビッ
ト）で表す処理、つまりコードルート（ＲＯＴＢレジス
タの内容）と最低音（ＬＯＷＢレジスタの内容）との差
を検出する処理を行う（ステップＳ２６５）。この処理
は、上記第１実施例のステップＳ２２２と同じ処理であ
るので、詳細は省略する。

【０１３８】次いで、ＨＩＧＢレジスタのオクターブナ
ンバを、ＯＣＴＢレジスタに入れる（ステップＳ２６６
）。

【０１３９】そして、ＯＣＴＯレジスタの内容とＯＣＴ
Ｂレジスタの内容とを比較することにより、前回の和音
検出処理が行われた際に得られたオクターブナンバから
、今回得られたオクターブナンバが変化しているか否か
を調べる（ステップＳ２６７）。

【０１４０】そして、変化していないことが判断される
と、ステップＳ２７０へ分岐し、ＰＯＳＢレジスタの内
容を「１１Ｂ　」にセットし、オクターブ変更はないこ
とを伝えてリターンする。ここでのＰＯＳＢレジスタの
値は、中間音であることを示す本来の意味ではなく、オ
クターブ変更がないことを伝える特殊な意味で使用され
る。

【０１４１】一方、上記ステップＳ２６７でオクターブ
ナンバが変化していることが判断されると、ＰＯＳＢレ
ジスタの内容を「００Ｂ　」にセットする（ステップＳ
２６８）。これは、オクターブナンバの修正はあるが、
補正ノートはないことを意味する。

【０１４２】次いで、ＯＣＴＢレジスタの内容をＯＣＴ
Ｏレジスタに入れ（ステップＳ２６９）、その後、この
和音検出ルーチンをリターンする。

【０１４３】以上説明した和音検出処理の第２の実施例
では、１２ビット列を高位４ビットと低位８ビットに分
割し、先に低位８ビットを参照するようにしたがこれに
限定されるものではない。

【０１４４】例えば、図１０に示すような分け方もある
。また、コード表を参照する場合に、先にＢＩＴＨレジ
スタで参照するか、ＢＩＴＬレジスタで参照するかも任
意である。

【０１４５】また、分割は２つに限定されるものでなく
、例えば、ＢＩＴＨ，ＢＩＴＭ，ＢＩＴＬのように３つ
に分割することもできるし、それ以上の数に分割するこ
ともできる。

【０１４６】以上、要するに、２１２の全ビットパター
ン中、コード成立の可能性があるグループだけを表とし
て用意し、これを複数回参照することによりコード表を
小さくすることができ、メモリ容量の減少を図ることが
できる。

【０１４７】次に、メインルーチン（図２）のステップ
Ｓ１１４で行うＲＥＣ処理の第１の実施例の詳細につい
て、図１２に示すフローチャートを参照しながら説明す
る。

【０１４８】なお、本ＲＥＣ処理ルーチン（実施例１）
は、上記和音検出処理の第１の実施例に対応させて記載
しているが、第２の実施例でも略同様の処理で実現でき
る。

【０１４９】先ず、ＣＯＤＢレジスタ、ＲＯＴＢレジス
タの内容が双方共「ＦＨ　」であるか否か、つまりコー
ド不成立であるか否かを調べる（ステップＳ３００）。

【０１５０】そして、コード不成立であることが判断さ
れるとステップＳ３０７へ分岐する。一方、コード成立
であることが判断されると、前回変化のあったタイム（
ＴＩＭＯ）と今回のタイム（ＴＩＭＮ）との時間差を求
め、ＴＩＭＢレジスタに格納する（ステップＳ３０１）
。そして、今回のタイムＴＩＭＮをＴＩＭＯレジスタに
入れる（ステップＳ３０２）。

【０１５１】次いで、図６（Ａ）に示すように、ＭＩＮ
Ｂレジスタの内容とＴＩＭＢレジスタの内容とを、シー
ケンスポインタＰＮＴで示されるアドレスへ格納する（
ステップＳ３０３）。また、ＣＯＤＢレジスタの内容と
ＲＯＴＢレジスタの内容とを、シーケンスポインタＰＮ
Ｔ＋１で示されるアドレスへ格納する（ステップＳ３０
４）。そして、シーケンスポインタを「＋２」する（ス
テップＳ３０５）。

【０１５２】次いで、ＰＯＳＢレジスタの内容が「００
Ｂ　」であるか否か、つまり、オクターブナンバの更新
があるか否かを調べる（ステップＳ３０６）。そして、
更新がないことが判断されると、このＲＥＣ処理ルーチ
ンからリターンする。

【０１５３】一方、オクターブナンバの更新があること
が判断されると（コード不成立の場合も同様。）、前回
変化のあったタイム（ＴＩＭＯ）と今回のタイム（ＴＩ
ＭＮ）との時間差を求め、ＴＩＭＢレジスタに格納する
（ステップＳ３０７）。そして、今回のタイムＴＩＭＮ
をＴＩＭＯレジスタに入れる（ステップＳ３０８）。

【０１５４】次いで、図６（Ｂ）に示すように、ＯＣＴ
Ｂレジスタの内容とＴＩＭＢレジスタの内容とを、シー
ケンスポインタＰＮＴで示されるアドレスへ格納する（
ステップＳ３０９）。また、ＰＯＳＢレジスタの内容、
ＯＮ／ＯＦレジスタの内容、及びＮＯＴＢレジスタの内
容とを、シーケンスポインタＰＮＴ＋１で示されるアド
レスへ格納する（ステップＳ３１０）。そして、シーケ
ンスポインタを「＋２」する（ステップＳ３１１）。そ
の後、本ＲＥＣ処理ルーチンからリターンする。以上で
、ＲＥＣ処理を終了する。

【０１５５】次に、メインルーチン（図２）のステップ
Ｓ１１７で行うＰＬＹ処理の詳細について、図１３及び
図１４に示すフローチャートを参照しながら説明する。

【０１５６】なお、本ＰＬＹ処理ルーチンは、上記和音
検出処理の第１の実施例に対応させて記載しているが、
第２の実施例でも略同様の処理で実現できるものである
。

【０１５７】先ず、ポインタＰＮＴが現在示している、
ＲＡＭ１８内のシーケンスメモリから読み出したデータ
をＡＲＥＧレジスタに入れる（ステップＳ４００）。

【０１５８】次いで、ＡＲＥＧレジスタの下位６ビット
を抽出し、ＴＩＭＢレジスタに入れる（ステップＳ４０
１）。そして、前回にＰＬＹ処理ルーチンがアクセスさ
れたタイミング（ＴＩＭＯ）に、上記で求めたＴＩＭＢ
レジスタの内容を加算した値が、現在のタイミング（Ｔ
ＩＭＮ）以下であるか否かを調べる（ステップＳ４０２
）。

【０１５９】ここで、現在のタイミング（ＴＩＭＮ）が
「ＴＩＭＯ＋ＴＩＭＢ」よりも小さいことが判断される
と、新しいシーケンスデータを読み出すには未だ早すぎ
るので、そのまま、このＰＬＹ処理ルーチンからリター
ンする。

【０１６０】一方、現在のタイミング（ＴＩＭＮ）が「
ＴＩＭＯ＋ＴＩＭＢ」よりも大きいか、又は等しいこと
が判断されると、新しいシーケンスデータを読み出す必
要があるので、ステップＳ４０３以下の処理に移る。

【０１６１】即ち、先ず、ＴＩＭＮレジスタの内容をＴ
ＩＭＯレジスタに入れることにより、ＴＩＭＯレジスタ
の内容を更新する（ステップＳ４０３）。そして、シー
ケンスポインタＰＮＴ＋１で示されるアドレスの内容を
読み出し、ＢＲＥＧレジスタに入れる（ステップＳ４０
４）。そして、シーケンスポインタＰＮＴの内容を「＋
２」する（ステップＳ４０５）。

【０１６２】そして、ＢＲＥＧレジスタのＭＳＢが「１
」であるか否かを調べる（ステップＳ４０６）。これは
、ＡＲＥＧレジスタ、ＢＲＥＧレジスタの内容が、コー
ド成立時の和音情報であるのか、コード不成立時のオク
ターブナンバと補正ノート情報であるのかを調べること
になる。

【０１６３】そして、上記ＭＳＢが「０」であることが
判断されると、ＡＲＥＧレジスタ、ＢＲＥＧレジスタの
内容が、図６（Ａ）に示すコード成立時の和音情報であ
るものとして以下の処理を実行する。

【０１６４】先ず、ＡＲＥＧレジスタの上位２ビットを
抽出し、ＭＩＮＢレジスタに入れる（ステップＳ４０７
）。これにより、最低音情報がＭＩＮＢレジスタに入れ
られる。

【０１６５】次いで、ＢＲＥＧレジスタの最上位の次の
ビットから３ビットを抽出してＣＯＤＯレジスタへ、Ｂ
ＲＥＧレジスタの下位４ビットを抽出してＲＯＴＯレジ
スタへ入れる（ステップＳ４０８）。

【０１６６】次いで、ＣＯＤＯレジスタに格納されたコ
ードタイプから表１のＣ基準コード表を参照し、１２音
ビット列を読み出し、ＢＩＴＡレジスタに入れる（ステ
ップＳ４０９）。

【０１６７】次いで、ＭＩＮＢレジスタの値から、ＢＩ
ＴＡレジスタのうち最低音が何であったかを検出する（
ステップＳ４１０、Ｓ４１１）。即ち、ＭＩＮＢレジス
タの内容が「００Ｂ　」であれば、下位３ビットが「１
」であるパターンを生成し、ＭＩＮＢレジスタの内容が
「０１Ｂ　」であれば、次の３ビットが「１」であるパ
ターンを生成し、ＭＩＮＢレジスタの内容が「１０Ｂ　
」であれば、さらに次の３ビットが「１」であるパター
ンを生成し、ＭＩＮＢレジスタの内容が「１１Ｂ　」で
あれば、上位３ビットが「１」であるパターンを生成し
てＫＫレジスタに入れる（ステップＳ４１０）。

【０１６８】そして、上記で求めたＫＫレジスタの値と
ＢＩＴＡレジスタの値との論理積をとり、ＬＯＷＢレジ
スタに入れる（ステップＳ４１１）。

【０１６９】最低音の情報ＭＩＮＢは、「Ｃ」をコード
ルートとすると、「Ｃ，Ｃ♯，Ｄ」、「Ｄ♯，Ｅ，Ｆ」
、「Ｆ♯，Ｇ，Ｇ♯」、「Ａ，Ａ♯，Ｂ」の４つの各ブ
ロックにキーオンは１つしか存在しないという性質を利
用して、ＭＩＮＢレジスタには２ビットのコードとして
格納されている。

【０１７０】つまり、 ■ＭＩＮＢ＝００Ｂ　ならば、「Ｃ，Ｃ♯，Ｄ」■ＭＩ
ＮＢ＝０１Ｂ　ならば、「Ｄ♯，Ｅ，Ｆ」■ＭＩＮＢ＝
１０Ｂ　ならば、「Ｆ♯，Ｇ，Ｇ♯」■ＭＩＮＢ＝１１
Ｂ　ならば、「Ｆ♯，Ｇ，Ｇ♯」の３音のうち、キーオ
ンになっているのが最低音であったということを意味す
る。

【０１７１】ここで、コードルートと最低音の違いを説
明すると、同じコードタイプとコードルートであっても
、表５のように分けられる。

【０１７２】

【表５】 コードタイプとコードルートは、従来から使用されてい
るが、最低音をいかに使用するかは区々である。また、
コード成立時には、従来は、最低音は使用されないこと
が多かった。

【０１７３】この実施例では、和音の最低音が何である
かを、検出し、記憶し、さらに再生することにより、例
えばバッキングの構成音やアルペジオの構成音をより忠
実に再現できる。また、最低音を用いて、オートベース
演奏のベースルートとして利用することも可能である。

【０１７４】次に、ＢＩＴＡレジスタの内容を、ＲＯＴ
Ｂレジスタに記憶されている値分だけローテイトシフト
してＢＩＴＢレジスタに格納する（ステップＳ４１２）
。これにより、ＲＥＣ処理時と同じ１２ビット列が生成
できたことになる。

【０１７５】次いで、ＢＩＴＢレジスタのうちＬＯＷＢ
レジスタのビットより高いビットはそのままノートナン
バに変換し、ＯＣＴＯレジスタの内容によってオクター
ブデータを付加し、そのノートチャネルへキーオンとし
て入れる（ステップＳ４１３）。即ち、このステップで
は、和音が成立しているため、コードタイプが「０」の
場合を除き、ＢＩＴＢレジスタには、通常、３〜４個の
キーオンビットが存在する。

【０１７６】これらのキーオンビットの中からＬＯＷＢ
レジスタの最低音と、それよりも高い側のオンビットを
検出してノートコードとし、ＯＣＴＯレジスタのオクタ
ーブナンバを付加して、対応するノートチャネルへキー
オンとして割り当てる。

【０１７７】次いで、ＢＩＴＢレジスタのうちＬＯＷＢ
レジスタのビットより低いビットはそのままノートナン
バに変換し、ＯＣＴＯレジスタの内容に「１」を加えた
値をオクターブデータとして付加し、そのノートチャネ
ルへキーオンとして入れる（ステップＳ４１４）。即ち
、このステップでは、ＢＩＴＢレジスタのうちＬＯＷＢ
レジスタの音名より低いところにあるキーオンビットは
、ノートコードに変換した後、ＯＣＴＯレジスタに格納
されているオクターブナンバに「＋１」したオクターブ
ナンバを付加し、キーオンにて、対応するノートチャネ
ルに割り当てる。

【０１７８】例えば、 　　　　　　　　　　　　Ｂ　　Ａ♯Ａ　　Ｇ♯Ｇ　　
Ｆ♯Ｆ　　Ｅ　　Ｄ♯Ｄ　　Ｃ♯Ｃ　　ＢＩＴＢ＝０　
　０　　１　　０　　０　　１　　０　　０　　０　　
０　　０　　１ＣＯＤＢ＝Ｍａｊｏｒ（１） ＲＯＴＢ＝２（Ｄ） ＬＯＷＢ＝Ｆ♯ ＯＣＴＢ＝０１Ｂ　 であれば、 Ｆ♯の音は、オクターブナンバ＝２、ノートナンバ＝６
Ａ　　の音は、オクターブナンバ＝２、ノートナンバ＝
９Ｄ　　の音は、オクターブナンバ＝３、ノートナンバ
＝２となることを意味する。

【０１７９】次いで、他のノートチャネルをキーオフと
する（ステップＳ４１５）。すなわち、上記ステップＳ
４１３、Ｓ４１４で割り当てられなかった他のノートチ
ャネルをクリアして、本ＰＬＹ処理ルーチンからリター
ンする。なお、コードタイプが「０」、つまり全キーオ
フである場合は、１２個の全ノートチャネルをクリアす
るとになる。

【０１８０】一方、上記ステップＳ４０６で、ＭＳＢが
「１」であることが判断されると、ＡＲＥＧレジスタ、
ＢＲＥＧレジスタの内容が、図６（Ｂ）に示すコード成
立時の情報であるものとして以下の処理を実行する。

【０１８１】先ず、ＡＲＥＧレジスタの上位２ビットを
抽出し、ＯＣＴＢレジスタに入れる（ステップＳ４１６
）。

【０１８２】次いで、前回のオクターブナンバ（ＯＣＴ
Ｏ）と今回のオクターブナンバ（ＯＣＴＢ）とを比較す
る（ステップＳ４１７）。そして、異なることが判断さ
れると、今回のオクターブナンバ（ＯＣＴＢ）をＯＣＴ
Ｏレジスタに入れる（ステップＳ４１８）。そして、全
ノートチャネルＫＹＥＮ１〜１２のオクターブナンバＯ
ＣＴを修正する（ステップＳ４１９）。

【０１８３】上記ステップＳ４１７で同じことが判断さ
れると、ステップＳ４１８、Ｓ４１９はスキップされる
。

【０１８４】次いで、ＢＲＥＧレジスタから補正音の相
対的位置、オンオフ、音名を取り出し、それぞれ、ＰＯ
ＳＢレジスタ、ＯＮ／ＯＦレジスタ、ＮＯＴＢレジスタ
に格納する（ステップＳ４２０）。

【０１８５】次いで、ＯＮ／ＯＦレジスタの内容が「１
」であるか否かが調べられる（ステップＳ４２１）。つ
まり、補正音は、現在の和音に付加される（オン）のか
、現在の和音から或る音を削除する（オフ）のかが調べ
られる。そして、ＯＮ／ＯＦレジスタの内容が「０」、
つまり、現在の和音から或る音を削除することが判断さ
れると、ＫＥＹＮ１〜１２の中でＮＯＴＢレジスタの内
容と同じノートのチャネルをキーオフ状態にする（ステ
ップＳ４２２）。その後、このＰＬＹ処理ルーチンから
リターンする。

【０１８６】一方、上記ステップＳ４２１で、ＯＮ／Ｏ
Ｆレジスタの内容が「１」、つまり、現在の和音に或る
音を付加することが判断されると、ＰＯＳＢレジスタの
内容が「００Ｂ　」であるか否かを調べる（ステップＳ
４２３）。

【０１８７】ここで、ＰＯＳＢレジスタの内容は、次の
ようにセットされている。

【０１８８】 ■ＰＯＳＢレジスタ＝００Ｂ　…補正（付加）ノートな
し■ＰＯＳＢレジスタ＝０１Ｂ　…補正（付加）ノート
あり（最低音） ■ＰＯＳＢレジスタ＝１０Ｂ　…補正（付加）ノートあ
り（最高音） ■ＰＯＳＢレジスタ＝１１Ｂ　…補正（付加）ノートあ
り（中間音） したがって、上記ステップＳ４２３でＰＯＳＢレジスタ
の内容が「００Ｂ　」であることが判断されると、補正
ノートがないので、そのままリターンする。

【０１８９】一方、ＰＯＳＢレジスタの内容が「００Ｂ
　」でないことが判断されると、補正ノートがあるので
、ＮＯＴＢレジスタ、ＰＯＳＢレジスタ、ＯＣＴＯレジ
スタのの内容から、ノートナンバとオクターブナンバを
作成し、該当チャネルにキーオンとして入れる（ステッ
プＳ４２４）。

【０１９０】即ち、ＮＯＴＢレジスタからノートナンバ
を得、ＰＯＳＢレジスタの内容から、補正（付加）音を
現在の和音構成の上位に付加するのか、下位に付加する
のか、或いは中間に付加するのかを認識し、さらにＯＣ
ＴＯレジスタに格納されているオクターブナンバを参照
して、当該音のオクターブ情報とし、該当するノートチ
ャネルにキーオンとして割り当てる（ステップＳ４２４
）。

【０１９１】なお、ここで、ステップＳ４２５に示すよ
うに、ＮＯＴＢレジスタの内容をＲＯＴＯレジスタに入
れることにより、最低音をコードルートとすることも可
能である。この処理は、必須ではない。

【０１９２】その後、このＰＬＹ処理ルーチンからリタ
ーンし、メインルーチンに戻る。

【０１９３】次に、割り込み処理について説明する。図
１５は、この電子楽器が有する４種類の割り込み処理を
説明するフローチャートである。

【０１９４】同図（Ａ）は、タイマ割り込み処理を示す
ものである。タイマ１５が所定値（時間）を計数すると
、ＣＰＵ１６のＩＮＴ１端子に割り込み要求信号が供給
され、ＣＰＵ１６は、実行中の処理を一時中断して割り
込み処理を行う。即ち、先ず、ＲＵＮフラグが「１」で
あるか否かが調べられる。このＲＵＮフラグは、パネル
のＳＴＡＲＴスイッチが押されることにより「１」にセ
ットされるフラグである。したがって、動作中に「１」
にされる。

【０１９５】ここで、ＲＵＮフラグが「１」でないこと
が判断されると、つまり動作中でないことが判断される
と、何等の処理も行わずにこの割り込み処理ルーチンか
らリターンする。

【０１９６】一方、ＲＵＮフラグが「１」であることが
判断されると、ＴＩＭＮレジスタの内容をインクリメン
トする。これにより、現在の時刻が更新されることにな
る。同図（Ｂ）は、ＭＩＤＩ割り込み処理を示すもので
ある。インタフェース回路１０がＭＩＤＩ　　ＩＮ端子
からデータを受け取ると、ＣＰＵ１６のＩＮＴ２端子に
割り込み要求信号が供給され、ＣＰＵ１６は、実行中の
処理を一時中断して割り込み処理を行う。この割り込み
処理では、インタフェース回路１０からの入力情報を、
ＲＡＭ１８のＭＩＤＩバッファに格納する。その後、こ
の割り込み処理ルーチンからリターンする。このＭＩＤ
Ｉバッファに格納された情報が、上述したように、種々
の処理に使用されることになる。

【０１９７】同図（Ｃ）は、キースイッチ割り込み処理
を示すものである。キースイッチ１１が押されたことを
キースキャン回路１２が検出すると、ＣＰＵ１６のＩＮ
Ｔ３端子に割り込み要求信号が供給される。ＣＰＵ１６
は、実行中の処理を一時中断して割り込み処理を行う。 この割り込み処理では、キースキャン回路１２からのキ
ースイッチ情報を、ＲＡＭ１８のマニュアルバッファに
格納する。その後、この割り込み処理ルーチンからリタ
ーンする。このマニュアルバッファに格納された情報が
、上述したように、種々の処理に使用されることになる
。

【０１９８】同図（Ｄ）は、ディスク入力割り込み処理
を示すものである。ディスク駆動回路１９でデータ転送
要求が発生すると、ＣＰＵ１６のＩＮＴ４端子に割り込
み要求信号が供給される。ＣＰＵ１６は、実行中の処理
を一時中断して割り込み処理を行う。この割り込み処理
では、ディスク装置２０からディスク駆動回路１９を介
して供給されるデータを、ＲＡＭ１８のディスクバッフ
ァに格納する。その後、この割り込み処理ルーチンから
リターンする。このディスクバッファに格納された情報
が、上述したように、種々の処理に使用されることにな
る。

【０１９９】次に、ＲＥＣ処理の第２の実施例について
説明する。図１６はＲＥＣ処理ルーチン（実施例２）の
処理を示すフローチャートである。

【０２００】この処理は、図３及び図４、又は図７及び
図８に示した和音検出ルーチンを使用せず、音色ビット
マップを直接記憶する方式である。この処理では、図１
７に示すデータ形式で和音シーケンスを記憶する。

【０２０１】先ず、和音エリアのキーナンバのうち、最
低音のノートナンバをＬＯＷＢレジスタに入れる（ステ
ップＳ９００）。このＬＯＷＢレジスタには、オクター
ブナンバも同時に入れられる。

【０２０２】次いで、最高音のノートナンバをＯＣＴＢ
レジスタに入れる（ステップＳ９０１）。次いで、和音
エリアのキーのオン／オフ状態について、各オクターブ
間で論理和をとり、その結果をビット列としてＢＩＴＢ
レジスタに入れる（ステップＳ９０２）。

【０２０３】次いで、前回変化のあったタイム（ＴＩＭ
Ｏ）と今回のタイム（ＴＩＭＮ）との時間差を求め、Ｔ
ＩＭＢレジスタに格納する（ステップＳ９０３）。そし
て、今回のタイムＴＩＭＮをＴＩＭＯレジスタに入れる
（ステップＳ９０４）。

【０２０４】次いで、図１７に示すように、ＯＣＴＢレ
ジスタの内容とＴＩＭＢレジスタの内容とをつなげ、シ
ーケンスポインタＰＮＴで示されるアドレスへ格納する
（ステップＳ９０５）。また、ＢＩＴＢレジスタの内容
の下位８ビットを、シーケンスポインタＰＮＴ＋１で示
されるアドレスへ格納する（ステップＳ９０６）。

【０２０５】さらに、ＬＯＷＢレジスタの内容とＢＩＴ
Ｂレジスタの上位４ビットとをつなげ、シーケンスポイ
ンタＰＮＴ＋２で示されるアドレスへ格納する（ステッ
プＳ９０７）。

【０２０６】そして、シーケンスポインタを「＋３」し
て（ステップＳ９０８）、このＲＥＣ処理ルーチンから
リターンする。

【０２０７】この実施例によれば、常に３バイトのデー
タを必要とするが、コード成立、不成立にかかわらず、
同じデータ形式で記憶することができるという利点があ
る。

【０２０８】また、最低音のノートナンバとオクターブ
ナンバも可能な限り少ないビット数で一緒に記憶するこ
とによりＰＬＹ時の再現性を良くしている。

【０２０９】以上、上述した各実施例によれば、ＣＰＵ
が不得手とするローテイトシフトや比較の量が削減され
和音検出処理が高速化されるとともに、プログラムやコ
ード表を小さくできるのでこれらを記憶するメモリの容
量を小さくできる

【０２１０】また、和音成立時にもその和音中の特定音
情報（最高音、最低音）を一緒に記憶することにより、
再生する際に、記録時に近い構成音パターンを得ること
ができる。

【０２１１】また、オクターブ情報が変化した時に、該
オクターブ情報も記憶するので、再生時の伴奏音を、記
録時の音域で再生できるものとなっている。

【０２１２】また、和音が不成立のときは、前回の伴奏
音パターンの変化分の音に対応する情報を補正情報とし
て記憶するようにしたので、和音が不成立時に記憶する
情報量を減少させることができる。

【０２１３】また、和音不成立のときに、Ｍａｊｏｒパ
ターンや不成立特有のパターンを用いるのではなく、直
前に成立した和音パターンを重視し、少なくともコード
タイプはその直前に成立した和音パターンのものを用い
、各構成音に関しては直前の和音パターンからの変化分
を加味して記憶するようにしたので、演奏の流れが生き
てくるという利点がある。

【０２１４】また、和音エリアにキーオンがない状態も
１つの和音と同じパターンとして扱うことにより、常に
伴奏音を付加するのではなく、伴奏音を削除するという
処理も可能となっている。これにより、統一的な処理を
行うことができ、簡単になるという効果がある。

【０２１５】さらに、和音検出のコードタイプ、コード
ルートを基準に記憶するのではなく、常に１２音ビット
列を記憶し、同時に特定音情報をも記憶するという構成
により、忠実な再生を容易に実現することができるもの
となっている。

【０２１６】

【発明の効果】以上詳述したように、この発明によれば
和音成立時に和音情報に特定音情報を付加して記憶する
ことにより記録時の内容を忠実に再生することができ、
また、和音不成立時であっても演奏の流れを生かしつつ
記憶すべき情報量を減らすことができ、さらに、和音情
報の記録時の処理を高速に行うとともに、記録時の内容
を忠実に再生することのできる伴奏情報処理装置を提供
できる。

【図面の簡単な説明】

【図１】本発明の伴奏情報処理装置が包含される電子楽
器の一実施例の構成を示すブロック図である。

【図２】本発明の伴奏情報処理装置が包含される電子楽
器の主動作を示すメインフローチャートである。

【図３】図２の和音検出処理の第１の実施例の動作を示
すフローチャートである。

【図４】図２の和音検出処理の第１の実施例の動作を示
すフローチャートである。

【図５】本発明の第１の実施例で使用するＢＩＴＢレジ
スタの形式を説明するための図である。

【図６】本発明の第１の実施例で採用するデータ形式を
説明するための図である。

【図７】図２の和音検出処理の第２の実施例の動作を示
すフローチャートである。

【図８】図２の和音検出処理の第２の実施例の動作を示
すフローチャートである。

【図９】本発明の第２の実施例で使用するＢＩＴＢレジ
スタの形式を説明するための図である。

【図１０】本発明の他の実施例を説明するための図であ
る。

【図１１】本発明の第２の実施例で採用するデータ形式
を説明するための図である。

【図１２】図２のＲＥＣ処理（実施例１）を詳細に示す
フローチャートである。

【図１３】図２のＰＬＹ処理を詳細に示すフローチャー
トである。

【図１４】図２のＰＬＹ処理を詳細に示すフローチャー
トである。

【図１５】本発明の第１、第２の実施例における割り込
み処理を説明するためのフローチャートである。

【図１６】図２のＲＥＣ処理（実施例２）を詳細に示す
フローチャートである。

【図１７】図１６で使用するデータ形式を示す図である
。

【符号の説明】

１１　　キースイッチ（音高指定手段）１３　　パネル
スイッチ １５　　タイマ １６　　ＣＰＵ（構成音検出手段、和音情報生成手段、
特定音情報生成手段、和音／補正情報生成手段、音ビッ
ト列作成手段） １７　　ＲＯＭ １８　　ＲＡＭ（記憶手段） ２０　　ディスク装置（記憶手段） ２１　　音源回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】　　音高を指定する音高指定手段と、該音
   高指定手段で指定された音高情報の構成音を検出する構
   成音検出手段と、該構成音検出手段で検出した構成音か
   ら和音を検出して和音情報を生成する和音情報生成手段
   と、該和音情報生成手段で生成された和音情報に係る特
   定音情報を生成する特定音情報生成手段と、該特定音情
   報生成手段で生成された特定音情報と前記和音情報生成
   手段で生成された和音情報とを関連付けて記憶する記憶
   手段とを具備したことを特徴とする伴奏情報処理装置。
2. 【請求項２】　　前記特定音情報生成手段で生成される
   特定音情報は、和音の構成音の最低音又は最高音を指定
   する所定の情報であることを特徴とする請求項１記載の
   伴奏情報処理装置。
3. 【請求項３】　　前記特定音情報生成手段で生成される
   特定音情報は、和音の構成音の最低音又は最高音を指定
   する音名又はキーコードであることを特徴とする請求項
   １記載の伴奏情報処理装置。
4. 【請求項４】　　前記特定音情報生成手段で生成される
   特定音情報は、和音の構成音のオクターブ情報であるこ
   とを特徴とする請求項１記載の伴奏情報処理装置。
5. 【請求項５】　　音高を指定する音高指定手段と、該音
   高指定手段で指定された音高情報の構成音を検出する構
   成音検出手段と、該構成音検出手段で検出した構成音に
   より和音が成立することが判断されたときは和音情報を
   生成し、和音が成立しないことが判断されたときは、直
   前に記憶した和音情報又は構成音情報に対する補正情報
   を生成する和音／補正情報生成手段と、該和音／補正情
   報生成手段で生成された和音情報又は補正情報を記憶す
   る記憶手段とを具備したことを特徴とする伴奏情報処理
   装置。
6. 【請求項６】　　前記和音／補正情報生成手段で生成さ
   れる補正情報は、和音の構成音に係る情報であることを
   特徴とする請求項５記載の和音情報処理装置。
7. 【請求項７】　　前記和音／補正情報生成手段で生成さ
   れる補正情報は、和音との相対的な音高に係る情報であ
   ることを特徴とする請求項５記載の伴奏情報処理装置。
8. 【請求項８】　　音高を指定する音高指定手段と、該音
   高指定手段で指定された音高情報の構成音を検出し、所
   定の音ビット列を作成する音ビット列作成手段と、該音
   ビット列作成手段で作成された所定の音ビット列に係る
   特定音情報を生成する特定音情報生成手段と、前記音ビ
   ット列作成手段で作成された所定の音ビット列と該特定
   音情報生成手段で生成された特定音情報を関連付けて記
   憶する記憶手段とを具備したことを特徴とする伴奏情報
   処理装置。
9. 【請求項９】　　前記特定音情報生成手段で生成される
   特定音情報は、最低音又は最高音を指定する情報である
   ことを特徴とする請求項８記載の伴奏情報処理装置。