JPH04317372A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04317372A JPH04317372A JP3084884A JP8488491A JPH04317372A JP H04317372 A JPH04317372 A JP H04317372A JP 3084884 A JP3084884 A JP 3084884A JP 8488491 A JP8488491 A JP 8488491A JP H04317372 A JPH04317372 A JP H04317372A
- Authority
- JP
- Japan
- Prior art keywords
- well
- potential
- biased
- memory cell
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 230000002093 peripheral effect Effects 0.000 abstract description 8
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に相補型ＭＯＳ半導体記憶装置に関する。
特に相補型ＭＯＳ半導体記憶装置に関する。
【０００２】
【従来の技術】従来の相補型ＭＯＳ半導体記憶装置、特
にダイナミック型メモリセルをＰウェル内に形成したも
のは、図３に示すように、メモリセルの転送ゲートを形
成するＭＯＳＦＥＴの特性を安定させるため、あるいは
ビット線に接続される拡散層容量を低減するためにＰウ
ェルの電位を半導体装置内で発生させた接地電位以下の
内部電位にバイアスされた構成を取るが、一方メモリセ
ル以外の周辺回路に対しては、以下に示すようなトラン
ジスタ特性の問題により内部電位にバイアスされないウ
ェル内に形成する必要がある。
にダイナミック型メモリセルをＰウェル内に形成したも
のは、図３に示すように、メモリセルの転送ゲートを形
成するＭＯＳＦＥＴの特性を安定させるため、あるいは
ビット線に接続される拡散層容量を低減するためにＰウ
ェルの電位を半導体装置内で発生させた接地電位以下の
内部電位にバイアスされた構成を取るが、一方メモリセ
ル以外の周辺回路に対しては、以下に示すようなトラン
ジスタ特性の問題により内部電位にバイアスされないウ
ェル内に形成する必要がある。
【０００３】つまりサブミクロンのチャネル長で作成さ
れるＭＯＳＦＥＴにおいては基板電位をバイアスするこ
とを前提とした不純物濃度分布を設定すると図４の曲線
Ａに示すように、しきい値電圧対基板電位特性において
基板電位が０Ｖの時には、しきい値電圧がほぼ０Ｖある
いは０Ｖ以下となり、電源投入時の基板電位が所望の電
位に達していない状態で過大なリーク電流はＣＭＯＳ半
導体装置に特有なラッチアップ等によりデバイスを破壊
してしまう危険があるためである。このような危険性を
回避するために基板電位が０Ｖ状態でも十分なしきい値
電圧を得るために図４の曲線Ｂに示すようなしきい値電
圧対基板電位特性を有するＭＯＳＦＥＴを周辺回路素子
に採用する必要がある。
れるＭＯＳＦＥＴにおいては基板電位をバイアスするこ
とを前提とした不純物濃度分布を設定すると図４の曲線
Ａに示すように、しきい値電圧対基板電位特性において
基板電位が０Ｖの時には、しきい値電圧がほぼ０Ｖある
いは０Ｖ以下となり、電源投入時の基板電位が所望の電
位に達していない状態で過大なリーク電流はＣＭＯＳ半
導体装置に特有なラッチアップ等によりデバイスを破壊
してしまう危険があるためである。このような危険性を
回避するために基板電位が０Ｖ状態でも十分なしきい値
電圧を得るために図４の曲線Ｂに示すようなしきい値電
圧対基板電位特性を有するＭＯＳＦＥＴを周辺回路素子
に採用する必要がある。
【０００４】以上に示した理由により、従来の相補型Ｍ
ＯＳ半導体記憶装置においては、メモリセルが形成され
るＰウェルは内部発生電位に、メモリセル以外の周辺回
路用ＭＯＳＦＥＴが形成されるＰウェルは接地電位にバ
イアスされるという構成をとっている。
ＯＳ半導体記憶装置においては、メモリセルが形成され
るＰウェルは内部発生電位に、メモリセル以外の周辺回
路用ＭＯＳＦＥＴが形成されるＰウェルは接地電位にバ
イアスされるという構成をとっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の相補型ＭＯＳ半導体記憶装置においては、周辺
部回路素子の中で例えば出力バッファ回路においては出
力端子の接点電位は図５に示したように半導体装置チッ
プ上あるいは、パッケージ内のボンディング線等の配線
に含まれるインダクタンス成分のためにリンギングを発
生させ、接点電位が接地電位より負になった場合、ある
いは入力端子に対して入力される信号が接地電位より負
になった場合出力端子において、あるいは入力端子に接
続されているＮ型拡散層領域がＰウェルに対して順方向
にバイアスされた状態になり、電子がＰウェル内に注入
されＰウェルの電位が変動してしまうという欠点がある
。
た従来の相補型ＭＯＳ半導体記憶装置においては、周辺
部回路素子の中で例えば出力バッファ回路においては出
力端子の接点電位は図５に示したように半導体装置チッ
プ上あるいは、パッケージ内のボンディング線等の配線
に含まれるインダクタンス成分のためにリンギングを発
生させ、接点電位が接地電位より負になった場合、ある
いは入力端子に対して入力される信号が接地電位より負
になった場合出力端子において、あるいは入力端子に接
続されているＮ型拡散層領域がＰウェルに対して順方向
にバイアスされた状態になり、電子がＰウェル内に注入
されＰウェルの電位が変動してしまうという欠点がある
。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体装置内部で発生された内部電位にバイアスさ
れたＰウェル内に出力バッファのＮ型トランジスタと入
力保護回路装置のＮ型拡散層を有している。
は、半導体装置内部で発生された内部電位にバイアスさ
れたＰウェル内に出力バッファのＮ型トランジスタと入
力保護回路装置のＮ型拡散層を有している。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示す模式的
断面図である。
断面図である。
【０００９】Ｎ型半導体基板１は電源電位にバイアスさ
れている。メモリセルマトリクス領域は内部電圧にバイ
アスされたＰウェル４の内部に形成されている。周辺回
路のＰ型ＭＯＳＦＥＴ８は半導体基板１上に形成されて
いる。周辺回路のＮ型ＭＯＳＦＥＴ７は接地電位にバイ
アスされたＰウェル内に形成されている。出力バッファ
用のＰ型ＭＯＳＦＥＴ６は半導体基板１上に形成されて
いる。出力バッファ用のＮ型ＭＯＳＦＥＴ５は接地電位
にバイアスされたＰウェル２内に形成されている。ここ
で出力端子がハイレベルからロウレベルに変動しインダ
クタンス成分によるリンギングにより接地電位以下に低
下したとしてもＮ型拡散層とＰウェルとの接合が順方向
にならずＰウェル電位は安定に保たれる。
れている。メモリセルマトリクス領域は内部電圧にバイ
アスされたＰウェル４の内部に形成されている。周辺回
路のＰ型ＭＯＳＦＥＴ８は半導体基板１上に形成されて
いる。周辺回路のＮ型ＭＯＳＦＥＴ７は接地電位にバイ
アスされたＰウェル内に形成されている。出力バッファ
用のＰ型ＭＯＳＦＥＴ６は半導体基板１上に形成されて
いる。出力バッファ用のＮ型ＭＯＳＦＥＴ５は接地電位
にバイアスされたＰウェル２内に形成されている。ここ
で出力端子がハイレベルからロウレベルに変動しインダ
クタンス成分によるリンギングにより接地電位以下に低
下したとしてもＮ型拡散層とＰウェルとの接合が順方向
にならずＰウェル電位は安定に保たれる。
【００１０】図２は本発明の第２の実施例を示す模式的
断面図である。
断面図である。
【００１１】Ｎ型半導体基板１は電源電位にバイアスさ
れている。メモリセルマトリクス領域は内部電圧にバイ
アスされたＰウェル４の内部に形成されている。周辺回
路のＰ型ＭＯＳＦＥＴ８は半導体基板上に形成されてい
る。周辺回路のＮ型ＭＯＳＦＥＴ７は接地電位にバイア
スされたＰウェル内に形成されている。入力保護装置の
Ｎ型不純物拡散層３は内部電位にバイアスされたＰウェ
ル２内に形成されている。ここで入力端子に接地電位以
下の電位が印加されても、Ｐウェルとの接合が順方向に
ならずＰウェル電位は安定に保たれる。
れている。メモリセルマトリクス領域は内部電圧にバイ
アスされたＰウェル４の内部に形成されている。周辺回
路のＰ型ＭＯＳＦＥＴ８は半導体基板上に形成されてい
る。周辺回路のＮ型ＭＯＳＦＥＴ７は接地電位にバイア
スされたＰウェル内に形成されている。入力保護装置の
Ｎ型不純物拡散層３は内部電位にバイアスされたＰウェ
ル２内に形成されている。ここで入力端子に接地電位以
下の電位が印加されても、Ｐウェルとの接合が順方向に
ならずＰウェル電位は安定に保たれる。
【００１２】
【発明の効果】以上説明したように本発明は、接地電位
以下になるＮ型拡散層のＰウェルを半導体装置内で発生
した内部電位にバイアスすることによりＮ型拡散層とＰ
ウェルが順方向バイアス状態になることを防ぐという利
点を有している。
以下になるＮ型拡散層のＰウェルを半導体装置内で発生
した内部電位にバイアスすることによりＮ型拡散層とＰ
ウェルが順方向バイアス状態になることを防ぐという利
点を有している。
【図１】本発明の第１の実施例を示す模式的断面図。
【図２】本発明の第２の実施例を示す模式的断面図。
【図３】従来の半導体記憶装置の一例を示す模式的断面
図。
図。
【図４】ＭＯＳＦＥＴのしきい値電圧対基板電圧特性を
示す図。
示す図。
【図５】出力バッファ回路の動作波形を示す図。
１ Ｎ型半導体基板
２，４ Ｐウェル
３ 入力保護用Ｎ型拡散層
５，７ Ｎ型ＭＯＳＦＥＴ
６，８ Ｐ型ＭＯＳＦＥＴ
Claims (1)
- 【請求項１】 一導電型の半導体基板上に形成し逆導
電型の第１のウェル内にメモリセルを形成した半導体記
憶装置において、前記第１のウェル以外の領域に形成し
且つ前記半導体基板上で発生された内部電位にバイアス
された逆導電型の第２のウェル内に形成されたメモリセ
ル以外の回路を構成する少なくとも１つのトランジスタ
を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084884A JPH04317372A (ja) | 1991-04-17 | 1991-04-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084884A JPH04317372A (ja) | 1991-04-17 | 1991-04-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04317372A true JPH04317372A (ja) | 1992-11-09 |
Family
ID=13843191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084884A Pending JPH04317372A (ja) | 1991-04-17 | 1991-04-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04317372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034725A (en) * | 1995-10-13 | 2000-03-07 | U.S. Philips Corporation | Semiconductor image sensor with an insulating barrier layer |
| US6906971B2 (en) | 1994-06-28 | 2005-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
1991
- 1991-04-17 JP JP3084884A patent/JPH04317372A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906971B2 (en) | 1994-06-28 | 2005-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6034725A (en) * | 1995-10-13 | 2000-03-07 | U.S. Philips Corporation | Semiconductor image sensor with an insulating barrier layer |
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