JPH04320109A - データエツジ遷移位相判別回路 - Google Patents
データエツジ遷移位相判別回路Info
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- JPH04320109A JPH04320109A JP3321047A JP32104791A JPH04320109A JP H04320109 A JPH04320109 A JP H04320109A JP 3321047 A JP3321047 A JP 3321047A JP 32104791 A JP32104791 A JP 32104791A JP H04320109 A JPH04320109 A JP H04320109A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータエツジ遷移位相判
別回路に関し、特に通信システム、情報処理システム及
びデータ処理システムにおいて、データエツジ遷移判別
回路を用いるデイジタルフエーズロツクドロジツク回路
ＤＰＬＬに適用して好適なものである。
別回路に関し、特に通信システム、情報処理システム及
びデータ処理システムにおいて、データエツジ遷移判別
回路を用いるデイジタルフエーズロツクドロジツク回路
ＤＰＬＬに適用して好適なものである。
【０００２】
【従来の技術】フエーズロツクドループ（ＰＬＬ）は多
数のデータ通信ネツトワークにおける１つの重要な構成
要素である。フエーズロツクドループＰＬＬは遠隔ステ
ーシヨンにおいて、当該ネツトワークを介して伝送され
かつ遠隔ステーシヨンによつて受信されたデータ信号の
クロツクに対して周波数及び位相が対応するクロツク信
号を局部信号として維持するために用いられている。Ｖ
ＣＯ発生信号及び受信されたデータから再生されたクロ
ツク信号間の差が検出され、ＶＣＯ信号の位相及び周波
数が受信されたデータ信号の位相及び周波数に適応され
ることにより「ロツク」される。
数のデータ通信ネツトワークにおける１つの重要な構成
要素である。フエーズロツクドループＰＬＬは遠隔ステ
ーシヨンにおいて、当該ネツトワークを介して伝送され
かつ遠隔ステーシヨンによつて受信されたデータ信号の
クロツクに対して周波数及び位相が対応するクロツク信
号を局部信号として維持するために用いられている。Ｖ
ＣＯ発生信号及び受信されたデータから再生されたクロ
ツク信号間の差が検出され、ＶＣＯ信号の位相及び周波
数が受信されたデータ信号の位相及び周波数に適応され
ることにより「ロツク」される。
【０００３】性能、速度、信頼性が向上すると共に、集
積回路（ＬＳＩ及びＶＬＳＩ）の大きさ及びコストが同
時に削減されることにより、デイジタル領域においてフ
エーズロツクドループＰＬＬの実施について強い関心が
もたれている。デイジタルシステムと組み合せた場合の
明白な有利点は別として、デイジタル式ＰＬＬ（ＤＰＬ
Ｌ）は、アナログ構成の場合の問題、すなわちノイズ及
びパラメータ変化に対する感度、一段と高い桁数のルー
プを構築する際に遭遇する困難、及び当該システムに依
存する場合に初期校正及び周期調整が必要な点を緩和で
きる。当該明細書において種々のデイジタルフエーズロ
ツクドロジツク回路について説明する。「ＩＥＥＥ会報
」１９８１年４月発行、第６９巻、第４号「デイジタル
フエーズロツクドループの概説」４１０頁〜４３１頁に
基本的解説が掲載されている。
積回路（ＬＳＩ及びＶＬＳＩ）の大きさ及びコストが同
時に削減されることにより、デイジタル領域においてフ
エーズロツクドループＰＬＬの実施について強い関心が
もたれている。デイジタルシステムと組み合せた場合の
明白な有利点は別として、デイジタル式ＰＬＬ（ＤＰＬ
Ｌ）は、アナログ構成の場合の問題、すなわちノイズ及
びパラメータ変化に対する感度、一段と高い桁数のルー
プを構築する際に遭遇する困難、及び当該システムに依
存する場合に初期校正及び周期調整が必要な点を緩和で
きる。当該明細書において種々のデイジタルフエーズロ
ツクドロジツク回路について説明する。「ＩＥＥＥ会報
」１９８１年４月発行、第６９巻、第４号「デイジタル
フエーズロツクドループの概説」４１０頁〜４３１頁に
基本的解説が掲載されている。
【０００４】受信されたデータの流れのエツジの遷移を
位相判別する回路の主な使用目的は、データリタイミン
グ信号を容易に抽出することである。図７に示すデータ
リタイミング回路１０について説明する。リタイミング
回路１０はデイジタルフエーズロツクドロジツク回路（
ＤＰＬＬ）１２、クロツク位相発生器１４、マルチプレ
クサ１６及びエツジトリガデータラツチ回路１８を含む
。上述のように、デイジタルフエーズロツクドロジツク
回路ＤＰＬＬは従来の技術であるのでその詳細について
は説明しない。動作時、リタイムされかつその後非直列
信号に変換されるクロツク及びデータ信号の連続する流
れＤＡＴＡはＤＰＬＬフロントエンド回路１５の入力端
に結合されるライン１３に受信される。ＤＰＬＬフロン
トエンド回路１５はデイジタルフエーズロツクドロジツ
ク回路ＤＰＬＬ１２を任意に分割したもののうちの１つ
である。ＤＰＬＬフロントエンド回路１５はライン１７
を通じてクロツク位相発生器１４から複数の異なる位相
のクロツク信号を受ける。クロツク位相発生器１４及び
ＤＰＬＬフロントエンド回路１５は例えば、局部クロツ
ク発生器、クロツク遅延ライン及びデータエツジ判別回
路を含む。このような構成を有する１つの回路例として
米国特許第４６７７６４８号「デイジタルフエーズロツ
クドループシンクロナイザ」がある（この回路の構成に
ついては図８に示す従来の回路において簡単に述べる）
。
位相判別する回路の主な使用目的は、データリタイミン
グ信号を容易に抽出することである。図７に示すデータ
リタイミング回路１０について説明する。リタイミング
回路１０はデイジタルフエーズロツクドロジツク回路（
ＤＰＬＬ）１２、クロツク位相発生器１４、マルチプレ
クサ１６及びエツジトリガデータラツチ回路１８を含む
。上述のように、デイジタルフエーズロツクドロジツク
回路ＤＰＬＬは従来の技術であるのでその詳細について
は説明しない。動作時、リタイムされかつその後非直列
信号に変換されるクロツク及びデータ信号の連続する流
れＤＡＴＡはＤＰＬＬフロントエンド回路１５の入力端
に結合されるライン１３に受信される。ＤＰＬＬフロン
トエンド回路１５はデイジタルフエーズロツクドロジツ
ク回路ＤＰＬＬ１２を任意に分割したもののうちの１つ
である。ＤＰＬＬフロントエンド回路１５はライン１７
を通じてクロツク位相発生器１４から複数の異なる位相
のクロツク信号を受ける。クロツク位相発生器１４及び
ＤＰＬＬフロントエンド回路１５は例えば、局部クロツ
ク発生器、クロツク遅延ライン及びデータエツジ判別回
路を含む。このような構成を有する１つの回路例として
米国特許第４６７７６４８号「デイジタルフエーズロツ
クドループシンクロナイザ」がある（この回路の構成に
ついては図８に示す従来の回路において簡単に述べる）
。
【０００５】ＤＰＬＬフロントエンド回路１５はそのデ
ータエツジ遷移判別回路３０（図８）を介してライン１
９の数と同数の複数のパルス信号Ｓ（１）、Ｓ（２）…
…Ｓ（ｎ−１）及びＳ（ｎ）を出力し、選択補正クロツ
ク回路２０に結合されている。ＤＰＬＬフロントエンド
回路１５及び選択補正クロツク回路２０は本質的に図７
の破線で示すデイジタルフエーズロツクドロジツク回路
ＤＰＬＬ１２を有する。ＤＰＬＬフロントエンド回路１
５からのｎ個の出力Ｓ（１）、Ｓ（２）……Ｓ（ｎ−１
）及びＳ（ｎ）はデイジタルフエーズロツクドロジツク
回路ＤＰＬＬの局部クロツクに関連した不連続タイムイ
ンターバルを表す。１タイムインターバルの立上りエツ
ジは前のインターバルの立下りエツジにおいて正確に立
ち上がる。動作時、連続する流れの各データエツジの遷
移に対するパルス信号はＤＰＬＬフロントエンド回路１
５のｎ個の出力端のうちの対応する１つの出力端に与え
られ、これによりデイジタルフエーズロツクドロジツク
回路ＤＰＬＬの局部クロツクに関連した当該遷移の位置
及び時間を示すようになされている。
ータエツジ遷移判別回路３０（図８）を介してライン１
９の数と同数の複数のパルス信号Ｓ（１）、Ｓ（２）…
…Ｓ（ｎ−１）及びＳ（ｎ）を出力し、選択補正クロツ
ク回路２０に結合されている。ＤＰＬＬフロントエンド
回路１５及び選択補正クロツク回路２０は本質的に図７
の破線で示すデイジタルフエーズロツクドロジツク回路
ＤＰＬＬ１２を有する。ＤＰＬＬフロントエンド回路１
５からのｎ個の出力Ｓ（１）、Ｓ（２）……Ｓ（ｎ−１
）及びＳ（ｎ）はデイジタルフエーズロツクドロジツク
回路ＤＰＬＬの局部クロツクに関連した不連続タイムイ
ンターバルを表す。１タイムインターバルの立上りエツ
ジは前のインターバルの立下りエツジにおいて正確に立
ち上がる。動作時、連続する流れの各データエツジの遷
移に対するパルス信号はＤＰＬＬフロントエンド回路１
５のｎ個の出力端のうちの対応する１つの出力端に与え
られ、これによりデイジタルフエーズロツクドロジツク
回路ＤＰＬＬの局部クロツクに関連した当該遷移の位置
及び時間を示すようになされている。
【０００６】選択補正クロツク回路２０は適正な局部ク
ロツク位相を選択するように動作することにより、同一
の周波数で異なる位相の複数の局部クロツクからリタイ
ミングするデータを用いるようになされている。上記の
出願はこのデイジタルフエーズロツクドロジツク回路Ｄ
ＰＬＬの関数に注目している。当該明細書において述べ
られているように、クロツク選択は予め決められた数の
判別されたデータエツジ遷移の歴史的な分配の分析に基
づいてなされる。選択されたクロツク信号は、ライン２
１のデイジタルフエーズロツクドロジツク回路ＤＰＬＬ
１２からクロツク位相発生器１４によつて生成された異
なる位相の複数の局部クロツク信号を入力（ライン２３
の）として受けるマルチプレクサ１６への出力である。 マルチプレクサ１６の出力（ライン２５の）はエツジト
リガデータラツチ回路１８のクロツク入力「Ｃ」に送出
される。エツジトリガデータラツチ回路１８の第２のデ
ータ入力「Ｄ」はライン１３に結合することにより連続
するデータの流れＤＡＴＡを受けるようになされている
。データは立上りクロツクエツジ又は立下りクロツクエ
ツジのいずれかにラツチされる。リタイムされたデータ
はライン２７のエツジトリガデータラツチ回路１８から
例えば非順序化回路（図示せず）に出力される。
ロツク位相を選択するように動作することにより、同一
の周波数で異なる位相の複数の局部クロツクからリタイ
ミングするデータを用いるようになされている。上記の
出願はこのデイジタルフエーズロツクドロジツク回路Ｄ
ＰＬＬの関数に注目している。当該明細書において述べ
られているように、クロツク選択は予め決められた数の
判別されたデータエツジ遷移の歴史的な分配の分析に基
づいてなされる。選択されたクロツク信号は、ライン２
１のデイジタルフエーズロツクドロジツク回路ＤＰＬＬ
１２からクロツク位相発生器１４によつて生成された異
なる位相の複数の局部クロツク信号を入力（ライン２３
の）として受けるマルチプレクサ１６への出力である。 マルチプレクサ１６の出力（ライン２５の）はエツジト
リガデータラツチ回路１８のクロツク入力「Ｃ」に送出
される。エツジトリガデータラツチ回路１８の第２のデ
ータ入力「Ｄ」はライン１３に結合することにより連続
するデータの流れＤＡＴＡを受けるようになされている
。データは立上りクロツクエツジ又は立下りクロツクエ
ツジのいずれかにラツチされる。リタイムされたデータ
はライン２７のエツジトリガデータラツチ回路１８から
例えば非順序化回路（図示せず）に出力される。
【０００７】米国特許第４６７７６４８号に述べられて
いるような高速デイジタルフエーズロツクドロジツク回
路ＤＰＬＬは通常、遷移検出論理回路と組み合されたフ
ラツシユレジスタのような順序論理回路を用いて、局部
マスタクロツク（図８参照）を基準にして入力データの
エツジを位相判別するようになされている。図８のよう
に、データエツジ遷移判別回路３０はシユミツトトリガ
回路３２の入力端に入力データの流れＤＡＴＡを受信し
、順序論理回路にデータ遷移を明確に与えるように動作
する。同時に局部クロツク発生回路３４から局部クロツ
クを遅延ライン３６に送出することにより、一群の遅延
クロツク信号ｆ（０）、ｆ（１）……ｆ（ｎ−１）及び
ｆ（ｎ）を発生するようになされている。各遅延クロツ
ク信号はマスタクロツクと同一の周波数で異なる位相を
有する。この遅延クロツク信号はフラツシユレジスタ３
８に入力される。フラツシユレジスタ３８は一連のラツ
チ回路、すなわちＤ−フリツプフロツプを有し、受信さ
れた連続する流れＤＡＴＡにおけるデータエツジの遷移
に応動するシユミツトトリガ回路３２によつて発生され
た遷移によりクロツクされる。フラツシユレジスタ３８
は遅延クロツク信号ｆ（０）、ｆ（１）……ｆ（ｎ−１
）及びｆ（ｎ）の各位相において受信されたデータライ
ンの状態を得るものである。入力データの遷移は遷移検
出器により対応するレジスタが相補的なデータを含むと
き２つのクロツク位相間において発生したと推論される
。かくして、遷移検出器４０は局部クロツク信号の各サ
イクルにおける出力Ｓ（１）、Ｓ（２）……Ｓ（ｎ−１
）及びＳ（ｎ）のうちの１つの出力を作動状態にする。
いるような高速デイジタルフエーズロツクドロジツク回
路ＤＰＬＬは通常、遷移検出論理回路と組み合されたフ
ラツシユレジスタのような順序論理回路を用いて、局部
マスタクロツク（図８参照）を基準にして入力データの
エツジを位相判別するようになされている。図８のよう
に、データエツジ遷移判別回路３０はシユミツトトリガ
回路３２の入力端に入力データの流れＤＡＴＡを受信し
、順序論理回路にデータ遷移を明確に与えるように動作
する。同時に局部クロツク発生回路３４から局部クロツ
クを遅延ライン３６に送出することにより、一群の遅延
クロツク信号ｆ（０）、ｆ（１）……ｆ（ｎ−１）及び
ｆ（ｎ）を発生するようになされている。各遅延クロツ
ク信号はマスタクロツクと同一の周波数で異なる位相を
有する。この遅延クロツク信号はフラツシユレジスタ３
８に入力される。フラツシユレジスタ３８は一連のラツ
チ回路、すなわちＤ−フリツプフロツプを有し、受信さ
れた連続する流れＤＡＴＡにおけるデータエツジの遷移
に応動するシユミツトトリガ回路３２によつて発生され
た遷移によりクロツクされる。フラツシユレジスタ３８
は遅延クロツク信号ｆ（０）、ｆ（１）……ｆ（ｎ−１
）及びｆ（ｎ）の各位相において受信されたデータライ
ンの状態を得るものである。入力データの遷移は遷移検
出器により対応するレジスタが相補的なデータを含むと
き２つのクロツク位相間において発生したと推論される
。かくして、遷移検出器４０は局部クロツク信号の各サ
イクルにおける出力Ｓ（１）、Ｓ（２）……Ｓ（ｎ−１
）及びＳ（ｎ）のうちの１つの出力を作動状態にする。
【０００８】
【発明が解決しようとする課題】この従来の判別方法の
最大の欠点は、フラツシユレジスタが複数のマスタラツ
チ回路及び従ラツチ回路、例えばデータラツチ回路から
構成されることが原因となつていることである。非同期
デイジタルフエーズロツクドロジツク回路ＤＰＬＬのフ
ラツシユレジスタの動作については、１つ又は２つ以上
のデータラツチ回路が準安定になり得る見込みがかなり
ある。一度これが生ずると、当該回路はエツジ遷移の間
違つた判別をし、かくしてデータエラーを発生する。こ
のラツチ回路の準安定状態の問題を許容できるレベルに
低下させるために種々の技術が現在用いられている。し
かしながら、こういつた技術は一般的に回路を複雑にし
しかも電力消費を増加させる。
最大の欠点は、フラツシユレジスタが複数のマスタラツ
チ回路及び従ラツチ回路、例えばデータラツチ回路から
構成されることが原因となつていることである。非同期
デイジタルフエーズロツクドロジツク回路ＤＰＬＬのフ
ラツシユレジスタの動作については、１つ又は２つ以上
のデータラツチ回路が準安定になり得る見込みがかなり
ある。一度これが生ずると、当該回路はエツジ遷移の間
違つた判別をし、かくしてデータエラーを発生する。こ
のラツチ回路の準安定状態の問題を許容できるレベルに
低下させるために種々の技術が現在用いられている。し
かしながら、こういつた技術は一般的に回路を複雑にし
しかも電力消費を増加させる。
【０００９】かくして、当該明細書において述べるデイ
ジタルフエーズロツクドロジツク回路ＤＰＬＬのエツジ
位相判別技術は現在のデータ判別回路技術の性能の限界
を改善し、特に、従来の回路の準安定状態の問題を解決
することによつて回路の信頼性及び正確さを改善するも
のである。
ジタルフエーズロツクドロジツク回路ＤＰＬＬのエツジ
位相判別技術は現在のデータ判別回路技術の性能の限界
を改善し、特に、従来の回路の準安定状態の問題を解決
することによつて回路の信頼性及び正確さを改善するも
のである。
【００１０】
【課題を解決するための手段】かかる問題を解決するた
め本発明は局部クロツク信号に呼応して連続するデータ
の流れのエツジ遷移を位相判別する回路を広い特徴とし
て含む。当該局部クロツク発生回路５８は連続して接続
された複数の遅延素子を有する遅延ライン５６に結合さ
れ、各遅延ラインは異なる位相の遅延クロツク信号を出
力する。遷移判別回路は連続するデータの流れＤＡＴＡ
におけるエツジ位相を検出し、かつデータの流れＤＡＴ
Ａに呼応するパルスを出力するために連続するデータの
流れＤＡＴＡを受けるように結合された抽出回路を含む
。抽出回路に結合された回路は非順序判別論理回路５４
であり、さらに遅延ライン５６を介して局部クロツク５
８に結合される。非順序判別論理回路５４は遅延クロツ
ク信号に呼応するパルスを判別するために出力された抽
出回路パルス及び複数の遅延クロツク信号を組み合せる
。
め本発明は局部クロツク信号に呼応して連続するデータ
の流れのエツジ遷移を位相判別する回路を広い特徴とし
て含む。当該局部クロツク発生回路５８は連続して接続
された複数の遅延素子を有する遅延ライン５６に結合さ
れ、各遅延ラインは異なる位相の遅延クロツク信号を出
力する。遷移判別回路は連続するデータの流れＤＡＴＡ
におけるエツジ位相を検出し、かつデータの流れＤＡＴ
Ａに呼応するパルスを出力するために連続するデータの
流れＤＡＴＡを受けるように結合された抽出回路を含む
。抽出回路に結合された回路は非順序判別論理回路５４
であり、さらに遅延ライン５６を介して局部クロツク５
８に結合される。非順序判別論理回路５４は遅延クロツ
ク信号に呼応するパルスを判別するために出力された抽
出回路パルス及び複数の遅延クロツク信号を組み合せる
。
【００１１】
【作用】拡張された実施例において、当該回路はデータ
の流れＤＡＴＡの複数の遷移を判別し、当該抽出回路は
当該データの流れＤＡＴＡの少なくとも１つの立上りエ
ツジ型の遷移及び立下りエツジ型の遷移を検出し、検出
された各遷移に呼応してパルスを出力する。好適には、
抽出回路からのパルスは持続期間Ｑを有し、その長さＱ
は各遅延ラインの遅延素子の遅延長以下である。さらに
、非順序判別論理回路はｎ個の実質的に同一の組合せ論
理回路セルを有する。当該ｍ番目のセルは第１の入力端
及び第２の入力端を有するアンドゲート回路を含み、当
該アンドゲート回路の第１の入力端は抽出回路の出力パ
ルスに結合されている。また当該セルは第１の入力端及
び第２の入力端を有するＡノツトＢ（ＡｎＢ）論理回路
を含む。ＡノツトＢ（ＡｎＢ）論理回路の第１の入力端
はｆ（ｍ−１）遅延クロツク信号を受けるように結合さ
れており、ＡｎＢ論理回路の第２の入力端はｆ（ｍ）遅
延クロツク信号（ここでｍ＝１、２……ｎ）を受けるよ
うに結合されている。ＡノツトＢ論理回路の出力端はア
ンドゲート回路の第２の入力端に結合されている。
の流れＤＡＴＡの複数の遷移を判別し、当該抽出回路は
当該データの流れＤＡＴＡの少なくとも１つの立上りエ
ツジ型の遷移及び立下りエツジ型の遷移を検出し、検出
された各遷移に呼応してパルスを出力する。好適には、
抽出回路からのパルスは持続期間Ｑを有し、その長さＱ
は各遅延ラインの遅延素子の遅延長以下である。さらに
、非順序判別論理回路はｎ個の実質的に同一の組合せ論
理回路セルを有する。当該ｍ番目のセルは第１の入力端
及び第２の入力端を有するアンドゲート回路を含み、当
該アンドゲート回路の第１の入力端は抽出回路の出力パ
ルスに結合されている。また当該セルは第１の入力端及
び第２の入力端を有するＡノツトＢ（ＡｎＢ）論理回路
を含む。ＡノツトＢ（ＡｎＢ）論理回路の第１の入力端
はｆ（ｍ−１）遅延クロツク信号を受けるように結合さ
れており、ＡｎＢ論理回路の第２の入力端はｆ（ｍ）遅
延クロツク信号（ここでｍ＝１、２……ｎ）を受けるよ
うに結合されている。ＡノツトＢ論理回路の出力端はア
ンドゲート回路の第２の入力端に結合されている。
【００１２】本発明の新しい位相判別回路は従来の順序
論理判別回路に関連した準安定状態の問題を解決するこ
とによつて現在のデイジタルデータ判別回路技術の性能
の限界を大部分改善すると同時に回路の複雑性及び電力
消費を軽減する。さらに、同一の局部クロツク信号及び
関連した遅延ラインを用いるのにもかかわらず、本発明
によつて判別回路の正確さを改善できる。
論理判別回路に関連した準安定状態の問題を解決するこ
とによつて現在のデイジタルデータ判別回路技術の性能
の限界を大部分改善すると同時に回路の複雑性及び電力
消費を軽減する。さらに、同一の局部クロツク信号及び
関連した遅延ラインを用いるのにもかかわらず、本発明
によつて判別回路の正確さを改善できる。
【００１３】
【実施例】以下図面について本発明の一実施例を詳述す
る。
る。
【００１４】図１に本発明によるデータエツジ遷移判別
回路の好適な一実施例を示す。データ信号及びクロツク
信号の連続的流れはライン５１を介して＋オンデータエ
ツジ検出回路５２に送られる。以下において立上り、立
下り、又は立上り及び立下りの両方を説明する際には、
データエツジ遷移を図４〜図６に示す種々の＋オンデー
タエツジ検出回路５２、５２′、５２″のうちの適正な
１つを引用して説明する。＋オンデータエツジ検出回路
５２は一般的に単一シヨツトパルス発生器を有し、この
単一シヨツトパルス発生器は所望の形式のデータエツジ
遷移を受けた時非順序判別論理回路５４に例えば正の出
力パルスを与える。これに代え、所望の形式のデータエ
ツジ遷移を受けた時、非順序判別論理回路５４に負の出
力パルスを与えるようにしても良い。また、必要があれ
ば、＋オンデータエツジ検出回路５２に接続されている
ライン５１にシユミツトトリガ回路を結合するようにし
ても良い。周知のように、シユミツトトリガ回路は次の
処理に対して一段と明確かつ速い遷移を与え得る。非順
序判別論理回路５４は＋オンデータエツジ検出回路５２
の当該出力パルスを局部マスタクロツク発生回路５８に
より駆動される遅延ライン５６から得られる複数（ｎ）
の遅延クロツクｆ（０）、ｆ（１）……ｆ（ｎ−１）、
ｆ（ｎ）と比較する。非順序判別論理回路５４は信号Ｓ
（１）、Ｓ（２）……Ｓ（ｎ−１）、Ｓ（ｎ）を出力し
、これらの信号は局部クロツクに応じてデータエツジ遷
移位置を再度指定する。各判別出力の発生周波数は、後
にデータの平均遷移位置を推論して最適なリタイミング
信号を容易に選択するのに好適なように記憶される。
回路の好適な一実施例を示す。データ信号及びクロツク
信号の連続的流れはライン５１を介して＋オンデータエ
ツジ検出回路５２に送られる。以下において立上り、立
下り、又は立上り及び立下りの両方を説明する際には、
データエツジ遷移を図４〜図６に示す種々の＋オンデー
タエツジ検出回路５２、５２′、５２″のうちの適正な
１つを引用して説明する。＋オンデータエツジ検出回路
５２は一般的に単一シヨツトパルス発生器を有し、この
単一シヨツトパルス発生器は所望の形式のデータエツジ
遷移を受けた時非順序判別論理回路５４に例えば正の出
力パルスを与える。これに代え、所望の形式のデータエ
ツジ遷移を受けた時、非順序判別論理回路５４に負の出
力パルスを与えるようにしても良い。また、必要があれ
ば、＋オンデータエツジ検出回路５２に接続されている
ライン５１にシユミツトトリガ回路を結合するようにし
ても良い。周知のように、シユミツトトリガ回路は次の
処理に対して一段と明確かつ速い遷移を与え得る。非順
序判別論理回路５４は＋オンデータエツジ検出回路５２
の当該出力パルスを局部マスタクロツク発生回路５８に
より駆動される遅延ライン５６から得られる複数（ｎ）
の遅延クロツクｆ（０）、ｆ（１）……ｆ（ｎ−１）、
ｆ（ｎ）と比較する。非順序判別論理回路５４は信号Ｓ
（１）、Ｓ（２）……Ｓ（ｎ−１）、Ｓ（ｎ）を出力し
、これらの信号は局部クロツクに応じてデータエツジ遷
移位置を再度指定する。各判別出力の発生周波数は、後
にデータの平均遷移位置を推論して最適なリタイミング
信号を容易に選択するのに好適なように記憶される。
【００１５】本発明によれば、非順序判別論理回路５４
は図２に示す非順序判別論理回路セル６０のような同一
構成の複数の組合せ論理回路を有する。この実施例の場
合、各非順序判別論理回路５４の出力信号Ｓ（１）、Ｓ
（２）、……Ｓ（ｎ−１）及びＳ（ｎ）に対応する組合
せ論理回路セル６０がある。組合せ論理回路セル６０は
「ＡノツトＢ」（ＡｎＢ）回路６２及びアンドゲート６
４を含む。ｍ番目の組合せ論理回路セル６０（ここでｍ
＝１、２……ｎ−１及びｎ）に対して遅延ライン５６か
らのｆ（ｍ−１）及びｆ（ｍ）クロツクはＡノツトＢ（
ＡｎＢ）回路６２のＡ入力端及びＢ入力端にそれぞれ与
えられ、ＡノツトＢ（ＡｎＢ）回路６２は
は図２に示す非順序判別論理回路セル６０のような同一
構成の複数の組合せ論理回路を有する。この実施例の場
合、各非順序判別論理回路５４の出力信号Ｓ（１）、Ｓ
（２）、……Ｓ（ｎ−１）及びＳ（ｎ）に対応する組合
せ論理回路セル６０がある。組合せ論理回路セル６０は
「ＡノツトＢ」（ＡｎＢ）回路６２及びアンドゲート６
４を含む。ｍ番目の組合せ論理回路セル６０（ここでｍ
＝１、２……ｎ−１及びｎ）に対して遅延ライン５６か
らのｆ（ｍ−１）及びｆ（ｍ）クロツクはＡノツトＢ（
ＡｎＢ）回路６２のＡ入力端及びＢ入力端にそれぞれ与
えられ、ＡノツトＢ（ＡｎＢ）回路６２は
【００１６】
【表１】
の真理値表を有する（ここで用いられているＡノツトＢ
回路は「Ｂ」入力端にインバータを有するアンドゲート
回路を含む）。ＡノツトＢ（ＡｎＢ回路）６２の出力、
すなわちパルスＧ（ｍ）はｆ（ｍ−１）クロツクの位相
ずれ及び遅延ライン５６（図１）の（ｍ−１）遅延素子
の持続期間を有する。ＡｎＢ回路６２の出力パルスＧ（
ｍ）はアンドゲート６４の一方の入力端に送られる。 ＋オンデータエツジ検出回路５２（図１）からの出力パ
ルスはアンドゲート６４の他方の入力端に送られる。ア
ンドゲート回路の出力Ｓ（ｍ）が論理「１」のときこの
ことはデータエツジ遷移がｆ（ｍ−１）及びｆ（ｍ）遅
延クロツク間、すなわち少なくとも一部の位置にあるこ
とを示す。特に、データエツジ遷移が同時にＳ（ｍ−１
）及びＳ（ｍ）であると記憶されたときこのことは、＋
オンデータエツジ検出回路５２からの遷移検出パルス（
後述するが、予め決められた持続期間をもつパルス）が
ｆ（ｍ−１）クロツク以前に開始し、かつｆ（ｍ−１）
クロツクの後に終了することを意味する。データエツジ
遷移がＳ（ｍ）としてだけ記憶されたときこのことは、
遷移検出パルスがｆ（ｍ−１）クロツク及びｆ（ｍ）ク
ロツク間に発生したことを意味する。
回路は「Ｂ」入力端にインバータを有するアンドゲート
回路を含む）。ＡノツトＢ（ＡｎＢ回路）６２の出力、
すなわちパルスＧ（ｍ）はｆ（ｍ−１）クロツクの位相
ずれ及び遅延ライン５６（図１）の（ｍ−１）遅延素子
の持続期間を有する。ＡｎＢ回路６２の出力パルスＧ（
ｍ）はアンドゲート６４の一方の入力端に送られる。 ＋オンデータエツジ検出回路５２（図１）からの出力パ
ルスはアンドゲート６４の他方の入力端に送られる。ア
ンドゲート回路の出力Ｓ（ｍ）が論理「１」のときこの
ことはデータエツジ遷移がｆ（ｍ−１）及びｆ（ｍ）遅
延クロツク間、すなわち少なくとも一部の位置にあるこ
とを示す。特に、データエツジ遷移が同時にＳ（ｍ−１
）及びＳ（ｍ）であると記憶されたときこのことは、＋
オンデータエツジ検出回路５２からの遷移検出パルス（
後述するが、予め決められた持続期間をもつパルス）が
ｆ（ｍ−１）クロツク以前に開始し、かつｆ（ｍ−１）
クロツクの後に終了することを意味する。データエツジ
遷移がＳ（ｍ）としてだけ記憶されたときこのことは、
遷移検出パルスがｆ（ｍ−１）クロツク及びｆ（ｍ）ク
ロツク間に発生したことを意味する。
【００１７】図３はエツジ判別動作のタイミング図を示
す。遅延クロツクｆ（０）、ｆ（１）、ｆ（２）……、
ｆ（ｎ−１）及びｆ（ｎ）は非順序判別論理回路５４（
図１）によつて遅延ライン５６（図１）から得られ、特
に、対応するセルのＡｎＢ回路６２（図２）にそれぞれ
与えられる。ＡｎＢ回路６２の出力はパルスＧ（１）、
Ｇ（２）……、Ｇ（ｎ）を有する。各パルスＧ（ｍ）の
幅は遅延ライン５６内の（ｍ−１）遅延素子の遅延量と
等しい。例えば立上りデータ遷移が図示のように＋オン
データエツジ検出パルスＰＯＤＥＤになるとき、非順序
判別論理回路５４内の第１の組合せ論理回路セル６０の
アンドゲート回路６４は出力信号パルスＳ（１）を発生
すると同時に、Ｇ（１）及び＋オンデータエツジ検出パ
ルスＰＯＤＥＤが共に論理「１」レベルになる。また例
えば、立下りデータエツジ遷移（破線で示す）がパルス
Ｇ（２）とタイミングが一致したとき、非順序判別論理
回路５４の第２の組合せ論理回路セル６０から信号パル
スＳ（２）（破線で示す）が出力する。
す。遅延クロツクｆ（０）、ｆ（１）、ｆ（２）……、
ｆ（ｎ−１）及びｆ（ｎ）は非順序判別論理回路５４（
図１）によつて遅延ライン５６（図１）から得られ、特
に、対応するセルのＡｎＢ回路６２（図２）にそれぞれ
与えられる。ＡｎＢ回路６２の出力はパルスＧ（１）、
Ｇ（２）……、Ｇ（ｎ）を有する。各パルスＧ（ｍ）の
幅は遅延ライン５６内の（ｍ−１）遅延素子の遅延量と
等しい。例えば立上りデータ遷移が図示のように＋オン
データエツジ検出パルスＰＯＤＥＤになるとき、非順序
判別論理回路５４内の第１の組合せ論理回路セル６０の
アンドゲート回路６４は出力信号パルスＳ（１）を発生
すると同時に、Ｇ（１）及び＋オンデータエツジ検出パ
ルスＰＯＤＥＤが共に論理「１」レベルになる。また例
えば、立下りデータエツジ遷移（破線で示す）がパルス
Ｇ（２）とタイミングが一致したとき、非順序判別論理
回路５４の第２の組合せ論理回路セル６０から信号パル
スＳ（２）（破線で示す）が出力する。
【００１８】応用する際に、受信した連続データの流れ
において立上りエツジ、立下りエツジ又は立上り及び立
下りデータエツジの両方の遷移を検出することが望まし
い場合がある。図４は立上り及び立下りデータエツジ両
方の遷移時に出力パルスを発生する＋オンデータエツジ
検出回路５２の好適な一実施例を示す。この実施例にお
いて、データの流れは遅延素子７０（これは遅延長Ｑを
有する）及び排他的オア回路（ＸＯＲ）７２の第１の入
力端に同時に送られる。実際の例として、遅延素子７０
の遅延量Ｑは次の条件、０．５・Ｄ＜Ｑ＜Ｄを満足する
。ここで、Ｄは１つの遅延ライン５６の遅延素子の遅延
長である（図１）。遅延長Ｑの下限は任意であり、かつ
特定の回路の動作に基づいて決まる。しかしながら、上
限に関しては遅延長Ｑが遅延ラインの遅延素子の遅延長
Ｄと等しいかそれ以上の長さであるとき、正確さが低下
する。好適には持続期間Ｑは遅延長Ｄの１．５倍であり
、遅延長Ｄは、＋オンデータエツジ検出パルスＰＯＤＥ
Ｄが位相遅れクロツクｆ（０）、ｆ（１）……、ｆ（ｎ
−１）及びｆ（ｎ）に関連して発生するタイミングに応
じて各遷移ごとに１つ又は２つのパルス信号Ｓ（１）、
Ｓ（２）……Ｓ（ｎ−１）及びＳ（ｎ）を出力するので
、位相判別回路の精度を実際上２倍にするように動作す
る。
において立上りエツジ、立下りエツジ又は立上り及び立
下りデータエツジの両方の遷移を検出することが望まし
い場合がある。図４は立上り及び立下りデータエツジ両
方の遷移時に出力パルスを発生する＋オンデータエツジ
検出回路５２の好適な一実施例を示す。この実施例にお
いて、データの流れは遅延素子７０（これは遅延長Ｑを
有する）及び排他的オア回路（ＸＯＲ）７２の第１の入
力端に同時に送られる。実際の例として、遅延素子７０
の遅延量Ｑは次の条件、０．５・Ｄ＜Ｑ＜Ｄを満足する
。ここで、Ｄは１つの遅延ライン５６の遅延素子の遅延
長である（図１）。遅延長Ｑの下限は任意であり、かつ
特定の回路の動作に基づいて決まる。しかしながら、上
限に関しては遅延長Ｑが遅延ラインの遅延素子の遅延長
Ｄと等しいかそれ以上の長さであるとき、正確さが低下
する。好適には持続期間Ｑは遅延長Ｄの１．５倍であり
、遅延長Ｄは、＋オンデータエツジ検出パルスＰＯＤＥ
Ｄが位相遅れクロツクｆ（０）、ｆ（１）……、ｆ（ｎ
−１）及びｆ（ｎ）に関連して発生するタイミングに応
じて各遷移ごとに１つ又は２つのパルス信号Ｓ（１）、
Ｓ（２）……Ｓ（ｎ−１）及びＳ（ｎ）を出力するので
、位相判別回路の精度を実際上２倍にするように動作す
る。
【００１９】動作時、立上りデータエツジ遷移が発生す
ると、ＸＯＲ回路７２の第１の入力が論理「１」レベル
でありかつ当該回路の第２の入力（遅延素子７０の出力
に結合されている）が論理「０」レベルであるので、Ｘ
ＯＲ回路７２の出力パルスが発生される。当該出力パル
スの長さは遅延素子７０の遅延長Ｑと等しい。同様に、
立下りデータエツジ遷移が発生すると、ＸＯＲ回路７２
の第１の入力は論理「０」レベルでありかつ第２の入力
が遅延素子７０の結果として論理「１」レベルのままで
あるので、当該ＸＯＲ回路７２によつて出力パルスが供
給される。この時もまた出力パルスの幅は遅延長Ｑ、す
なわちＸＯＲ回路７２の第２の入力を状態の変化によつ
て生ずる立下りデータエツジ遷移に応答させる時間と等
しい。
ると、ＸＯＲ回路７２の第１の入力が論理「１」レベル
でありかつ当該回路の第２の入力（遅延素子７０の出力
に結合されている）が論理「０」レベルであるので、Ｘ
ＯＲ回路７２の出力パルスが発生される。当該出力パル
スの長さは遅延素子７０の遅延長Ｑと等しい。同様に、
立下りデータエツジ遷移が発生すると、ＸＯＲ回路７２
の第１の入力は論理「０」レベルでありかつ第２の入力
が遅延素子７０の結果として論理「１」レベルのままで
あるので、当該ＸＯＲ回路７２によつて出力パルスが供
給される。この時もまた出力パルスの幅は遅延長Ｑ、す
なわちＸＯＲ回路７２の第２の入力を状態の変化によつ
て生ずる立下りデータエツジ遷移に応答させる時間と等
しい。
【００２０】図５は、立上りデータエツジ型の遷移だけ
を抽出する＋オンデータエツジ検出回路５２′の一実施
例を示す。この実施例において、＋オンデータエツジ検
出回路５２′は遅延素子７４及びＡｎＢ回路７６を含む
。ＡｎＢ回路７６は図２のＡｎＢ回路６２において述べ
た真理値表と同じ真理値表を有する。またＡｎＢ回路７
６はＡ入力及びＢ入力を有する。Ａ入力はライン５１（
図１）から連続するデータＤＡＴＡの流れを受け、遅延
長Ｑを有するＢ入力は遅延素子７４を介して遅延された
後、同じ連続するデータの流れを受ける。立上りデータ
エツジ遷移が発生すると、ＡｎＢ回路７６のＡ入力は論
理「１」レベルになると共に、当該回路のＢ入力は持続
期間Ｑに等しい時間長の間論理「０」レベルのままにな
る。これがＡｎＢ回路７６の長さの等しい遅延Ｑの出力
パルスとなる。一度ＡｎＢ回路７６の入力Ｂが論理「１
」レベルになると、ＡｎＢ回路７６からの出力パルスは
終了する。
を抽出する＋オンデータエツジ検出回路５２′の一実施
例を示す。この実施例において、＋オンデータエツジ検
出回路５２′は遅延素子７４及びＡｎＢ回路７６を含む
。ＡｎＢ回路７６は図２のＡｎＢ回路６２において述べ
た真理値表と同じ真理値表を有する。またＡｎＢ回路７
６はＡ入力及びＢ入力を有する。Ａ入力はライン５１（
図１）から連続するデータＤＡＴＡの流れを受け、遅延
長Ｑを有するＢ入力は遅延素子７４を介して遅延された
後、同じ連続するデータの流れを受ける。立上りデータ
エツジ遷移が発生すると、ＡｎＢ回路７６のＡ入力は論
理「１」レベルになると共に、当該回路のＢ入力は持続
期間Ｑに等しい時間長の間論理「０」レベルのままにな
る。これがＡｎＢ回路７６の長さの等しい遅延Ｑの出力
パルスとなる。一度ＡｎＢ回路７６の入力Ｂが論理「１
」レベルになると、ＡｎＢ回路７６からの出力パルスは
終了する。
【００２１】図６は立下りデータエツジ型の遷移のみを
検出する＋オンデータエツジ検出回路５２″の一実施例
を示す。＋オンデータエツジ検出回路５２″は遅延素子
７８及びＡｎＢ回路８０を含む。この構成において、Ａ
ｎＢ回路８０のＢ入力は連続するデータの流れを直接受
け、当該回路のＡ入力は遅延素子７８によつて遅延され
た同じデータの流れを受ける。かくして、入力データが
論理「１」レベルから論理「０」レベルに低下すると、
Ｂ入力が瞬時的に変化するのに対してＡ入力が遅延長Ｑ
に等しい時間の間論理「１」レベルを維持し、上述の真
理値表に従つてＡｎＢ回路８０から出力パルスを発生す
る。
検出する＋オンデータエツジ検出回路５２″の一実施例
を示す。＋オンデータエツジ検出回路５２″は遅延素子
７８及びＡｎＢ回路８０を含む。この構成において、Ａ
ｎＢ回路８０のＢ入力は連続するデータの流れを直接受
け、当該回路のＡ入力は遅延素子７８によつて遅延され
た同じデータの流れを受ける。かくして、入力データが
論理「１」レベルから論理「０」レベルに低下すると、
Ｂ入力が瞬時的に変化するのに対してＡ入力が遅延長Ｑ
に等しい時間の間論理「１」レベルを維持し、上述の真
理値表に従つてＡｎＢ回路８０から出力パルスを発生す
る。
【００２２】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲を脱することなく形式及び詳細構成の双方について種
々の変更を加えてもよい。
づいて特定的に図示、説明したが、本発明の精神及び範
囲を脱することなく形式及び詳細構成の双方について種
々の変更を加えてもよい。
【００２３】
【発明の効果】上述のように本発明によれば、デイジタ
ルフエーズロツクドロジツク回路ＤＰＬＬに対して新し
いデータエツジ位相判別技術を提供することができる。 この判別技術は組合せ論理回路のみを利用し、従つて従
来の技術による順序判別論理の問題点を解決することが
できる。かくして当該回路は従来の回路と比較してより
正確にかつより簡易に実現できる。
ルフエーズロツクドロジツク回路ＤＰＬＬに対して新し
いデータエツジ位相判別技術を提供することができる。 この判別技術は組合せ論理回路のみを利用し、従つて従
来の技術による順序判別論理の問題点を解決することが
できる。かくして当該回路は従来の回路と比較してより
正確にかつより簡易に実現できる。
【図面の簡単な説明】
【図１】図１は本発明によるデータエツジ位相判別回路
を示すブロツク図である。
を示すブロツク図である。
【図２】図２は図１の非順序判別論理回路内において実
行された組合せ論理回路の一実施例を示すブロツク図で
ある。
行された組合せ論理回路の一実施例を示すブロツク図で
ある。
【図３】図３は図１のデータエツジ位相判別回路の動作
の説明に供するタイミング図である。
の説明に供するタイミング図である。
【図４】図４は立上り及び立下りデータエツジ遷移を識
別する図１の＋オンデータエツジ検出回路の一実施例を
示すブロツク図である。
別する図１の＋オンデータエツジ検出回路の一実施例を
示すブロツク図である。
【図５】図５は立上りデータエツジ遷移を識別する図１
の＋オンデータエツジ検出回路の一実施例を示すブロツ
ク図である。
の＋オンデータエツジ検出回路の一実施例を示すブロツ
ク図である。
【図６】図６は立下りデータエツジ遷移を識別する図１
の＋オンデータエツジ検出回路の一実施例を示すブロツ
ク図である。
の＋オンデータエツジ検出回路の一実施例を示すブロツ
ク図である。
【図７】図７はＤＰＬＬデータリタイミング回路を示す
ブロツク図である。
ブロツク図である。
【図８】図８は従来のデータエツジ位相判別回路を示す
ブロツク図である。
ブロツク図である。
１０……リタイミング回路、１２……デイジタルフエー
ズロツクドロジツク回路ＤＰＬＬ、１３、１７、１９、
２１、２３、２５、２７、３１、５１……ライン、１４
……クロツク位相発生器、１５……ＤＰＬＬフロントエ
ンド回路、１６……マルチプレクサ、１８……エツジト
リガデータラツチ回路、２０……選択補正クロツク回路
、３０……データエツジ遷移判別回路、３２……シユミ
ツトトリガ回路、３４……局部クロツク発生回路、３６
、５６……遅延ライン、３８……フラツシユレジスタ、
４０……遷移検出器、５０……データエツジ遷移判別回
路、５２、５２′、５２″……＋オンデータエツジ検出
回路、５４……非順序判別論理回路、６０……組合せ論
理回路セル、６２、７６、８０……ＡｎＢ回路、６４…
…アンドゲート回路、７０、７４、７８……遅延素子、
７２……排他的論理（ＸＯＲ）回路。
ズロツクドロジツク回路ＤＰＬＬ、１３、１７、１９、
２１、２３、２５、２７、３１、５１……ライン、１４
……クロツク位相発生器、１５……ＤＰＬＬフロントエ
ンド回路、１６……マルチプレクサ、１８……エツジト
リガデータラツチ回路、２０……選択補正クロツク回路
、３０……データエツジ遷移判別回路、３２……シユミ
ツトトリガ回路、３４……局部クロツク発生回路、３６
、５６……遅延ライン、３８……フラツシユレジスタ、
４０……遷移検出器、５０……データエツジ遷移判別回
路、５２、５２′、５２″……＋オンデータエツジ検出
回路、５４……非順序判別論理回路、６０……組合せ論
理回路セル、６２、７６、８０……ＡｎＢ回路、６４…
…アンドゲート回路、７０、７４、７８……遅延素子、
７２……排他的論理（ＸＯＲ）回路。
Claims (18)
- 【請求項１】局部クロツク信号に呼応して連続するデー
タの流れのエツジの遷移を位相判別する回路において、
上記局部クロツク信号は連続して接続された複数の遅延
素子を有する遅延ラインに結合され、上記各遅延素子は
異なる位相の遅延クロツクを出力し、上記データエツジ
遷移位相判別回路は、連続するデータの流れにおける上
記エツジ遷移を検出しかつそれに呼応してパルスを出力
するために上記連続するデータの流れを受けるように結
合された抽出回路と、上記抽出回路の出力端及び上記遅
延ラインを介して局部クロツクに結合され、上記遅延ク
ロツクに呼応して上記パルスを判別するために上記出力
された抽出回路パルス及び上記複数の遅延クロツクを受
けるようになされた組合せ論理回路とを具えることを特
徴とするデータエツジ遷移位相判別回路。 - 【請求項２】上記連続するデータの流れはクロツク信号
及びデータ信号の確定した複数のエツジ遷移を含み、上
記データエツジ遷移位相判別回路は上記複数のデータの
流れのエツジ遷移を判別することを特徴とする請求項１
に記載のデータエツジ遷移位相判別回路。 - 【請求項３】上記抽出回路は少なくとも１つの連続する
データの流れの立上りエツジ型の遷移及び立下りエツジ
型の遷移を検出し、検出された各エツジ遷移に呼応して
パルスを出力するようになされていることを特徴とする
請求項２に記載のデータエツジ遷移位相判別回路。 - 【請求項４】上記抽出回路は連続するデータの流れの上
記立上りエツジ型の遷移及び上記立下り型の遷移を共に
検出し、検出された各エツジ遷移に呼応してパルスを出
力するようになされていることを特徴とする請求項３に
記載のデータエツジ遷移位相判別回路。 - 【請求項５】上記抽出回路から出力される上記各パルス
は予め決められた持続期間Ｑを有し、上記持続期間Ｑは
上記各遅延ラインの遅延素子の遅延の長さ以下であるこ
とを特徴とする請求項３に記載のデータエツジ遷移位相
判別回路。 - 【請求項６】上記各遅延ラインの遅延素子は遅延長Ｄを
有し、上記持続期間Ｑは上記遅延長Ｄの約１．５倍であ
ることを特徴とする請求項５に記載のデータエツジ遷移
位相判別回路。 - 【請求項７】上記抽出回路は上記連続するデータの流れ
の立上りエツジの遷移を検出し、検出された各遷移に呼
応してパルスを出力し、上記抽出回路はさらに、遅延長
Ｑを有する遅延素子と、Ａ入力端及びＢ入力端を有する
ＡノツトＢ論理回路とを具え、上記ＡノツトＢ論理回路
の上記Ａ入力端及び上記遅延素子の入力端は上記連続す
るデータの流れを受けるように結合され、上記遅延素子
の出力端は上記ＡノツトＢ論理回路のＢ入力端に結合さ
れ、上記ＡノツトＢ論理回路からの出力パルスは上記抽
出回路の出力パルスを有することを特徴とする請求項２
に記載のデータエツジ遷移位相判別回路。 - 【請求項８】上記抽出回路は上記連続するデータの流れ
の立下りエツジの遷移を検出し、検出された各遷移に呼
応してパルスを出力し、上記抽出回路はさらに、遅延長
Ｑを有する遅延素子と、Ａ入力端及びＢ入力端を有する
ＡノツトＢ論理回路とを具え、上記ＡノツトＢ論理回路
の上記Ｂ入力端及び上記遅延素子の入力端は上記連続す
るデータの流れを受けるように結合され、上記遅延素子
の出力端は上記ＡノツトＢ論理回路のＡ入力端に結合さ
れ、上記ＡノツトＢ論理回路からの出力パルスは上記抽
出回路の出力パルスを具えることを特徴とする請求項２
に記載のデータエツジ遷移位相判別回路。 - 【請求項９】上記抽出回路は上記連続する流れの立上り
エツジの遷移及び立下りエツジの遷移を共に検出し、検
出された各遷移に呼応してパルスを出力し、上記抽出回
路はさらに、遅延長Ｑを有する遅延素子と、第１の入力
端及び第２の入力端を有する排他的論理回路とを具え、
上記排他的論理回路の上記第１の入力端及び上記遅延素
子の入力端は上記連続するデータの流れを受けるように
結合され、上記遅延素子の出力端は上記排他的論理回路
の第２の入力端に結合され、上記排他的論理回路からの
出力パルスは上記抽出回路の出力パルスを有することを
特徴とする請求項２に記載のデータエツジ遷移位相判別
回路。 - 【請求項１０】さらに、上記組合せ論理回路は複数の組
合せ論理回路セルを具えることを特徴とする請求項２に
記載のデータエツジ遷移位相判別回路。 - 【請求項１１】上記遅延ラインは異なる位相のｆ（０）
、ｆ（１）……ｆ（ｎ−１）及びｆ（ｎ）遅延クロツク
を出力するｎ個連続して接続された遅延素子を含み、上
記遅延ラインにおいて、上記組合せ論理回路は実質的に
同一のｎ個の組合せ論理回路セルを具え、上記組合せ回
路セルは、第１の入力端及び第２の入力端を有するアン
ドゲートと、第１の入力端及び第２の入力端を有するＡ
ノツトＢ論理回路とを具え、上記アンドゲートの上記第
１の入力端は上記抽出回路を受けるように結合され、上
記ＡノツトＢ論理回路の上記第１の入力端は上記ｆ（ｍ
−１）遅延クロツクを受けるように結合され、上記Ａノ
ツトＢ論理回路の上記第２の入力端はｆ（ｍ）遅延クロ
ツク（ここでｍ＝１、２……ｎ）を受信するように結合
され、上記ＡノツトＢ論理回路は上記アンドゲート回路
の上記第２の入力端に結合されることを特徴とする請求
項１０に記載のデータエツジ遷移位相判別回路。 - 【請求項１２】上記ＡノツトＢ論理回路は上記Ａノツト
Ｂ論理回路の上記第１の入力端を具えるＡ入力端及び上
記ＡノツトＢ論理回路の上記第２の入力端を具えるＢ入
力端を含むことを特徴とする請求項１１に記載のデータ
エツジ遷移位相判別回路。 - 【請求項１３】局部クロツク信号に呼応して連続するデ
ータの流れのエツジ遷移を位相判別する回路において、
上記データエツジ遷移位相判別回路は、上記連続する流
れにおける上記エツジの遷移を検出し、それに呼応して
出力するために上記連続するデータの流れを受けるよう
に結合された抽出回路と、上記局部クロツク信号を受け
るように結合された入力を有し、異なる位相の遅延クロ
ツクを出力する連続して接続された複数の各遅延素子を
有する遅延ラインと、上記遅延ラインを介して上記抽出
回路の出力端及び上記局部クロツクに結合され、上記遅
延クロツクに呼応して上記パルスを判別するために上記
出力された抽出回路及び上記複数の遅延クロツクを組合
せ、上記局部クロツク信号に呼応して上記エツジの遷移
の位置を表示する信号パルスを出力する組合せ論理回路
とを具えることを特徴とするデータエツジ遷移位相判別
回路。 - 【請求項１４】上記連続するデータの流れはクロツク信
号及びデータ信号の確定したエツジの遷移を含み、上記
遷移判別回路は上記データの流れの複数のエツジ遷移を
判別することを特徴とする請求項１３に記載のデータエ
ツジ遷移位相判別回路。 - 【請求項１５】上記抽出回路は上記連続するデータの流
れの少なくとも１つの立上りエツジ型の遷移及び立下り
エツジ型の遷移を検出し、検出された各エツジの遷移に
呼応してパルスを出力することを特徴とする請求項１４
に記載のデータエツジ遷移位相判別回路。 - 【請求項１６】上記抽出回路の各出力パルスは持続期間
Ｑを有し、上記持続期間Ｑは上記遅延ラインの各遅延素
子の遅延の長さ以下であることを特徴とする請求項１５
に記載のデータエツジ遷移位相判別回路。 - 【請求項１７】さらに、上記組合せ論理回路はｎ個の組
合せ論理回路セルを具えることを特徴とする請求項１６
に記載のデータエツジ遷移位相判別回路。 - 【請求項１８】上記遅延ラインは異なる位相のｆ（０）
、ｆ（１）……ｆ（ｎ−１）及びｆ（ｎ）遅延クロツク
を出力するｎ個連続して接続された遅延素子を含み、上
記遅延ラインにおいて、上記各ｎ個の組合せ論理回路セ
ルは実質的に同一のものであり、上記結合論理回路セル
は第１の入力端及び第２の入力端を有するアンドゲート
と、Ａ入力端及びＢ入力端を有するＡノツトＢ論理回路
とを具え、上記アンドゲートの上記第１の入力端は上記
抽出回路の出力パルスに結合され、上記ＡノツトＢ論理
回路のＡ入力端は上記ｆ（ｍ−１）遅延クロツクを受け
るように結合され、上記ＡノツトＢ論理回路のＢ入力端
は上記ｆ（ｍ）遅延クロツク（ここでｍ＝１、２……ｎ
）を受けるように結合され、上記ＡノツトＢ論理回路の
出力端は上記アンドゲートの上記第２の入力端子に結合
されることを特徴とする請求項１７に記載のデータエツ
ジ遷移位相判別回路。
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