JPH04320369A - 高集積半導体メモリ装置及びその製造方法 - Google Patents

高集積半導体メモリ装置及びその製造方法

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JPH04320369A
JPH04320369A JP3234350A JP23435091A JPH04320369A JP H04320369 A JPH04320369 A JP H04320369A JP 3234350 A JP3234350 A JP 3234350A JP 23435091 A JP23435091 A JP 23435091A JP H04320369 A JPH04320369 A JP H04320369A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置及びそ
の製造方法に係り、特にスタック型またはスタックート
レンチ型キャパシタ製造時に生ずる多結晶シリコンの残
留物（ｒｅｓｉｄｕｅ）により素子の電気的特性が破壊
されることを防止した高集積半導体メモリ装置及びその
製造方法に関する。
【０００２】
【従来の技術】メモリセルの集積度が増加するほど微細
加工技術の限界による多くの問題点が生じている。特に
蝕刻技術においては、工程ステップの増加による過度の
表面屈曲のためその問題がより深刻である。
【０００３】通常、平坦な表面に塗布された物質を蝕刻
する場合に、塗布された物質とその表面を構成する物質
との化学的反応により生成されるかもしれない新たな物
質に対する考慮をしなければ、蝕刻工程後前記表面に塗
布物質の残留物が残される心配はない。しかし、前記表
面が過度に屈曲されている場合はその限りでなく、塗布
物質の残留物が残される心配がある。これは前記屈曲さ
れた表面に塗布される物質の厚さが部分的に異なるとい
う現象による。
【０００４】一定した段差塗布性（Ｓｔｅｐ　Ｃｏｖｅ
ｒａｇｅ）を有する物質をある形状の表面に塗布する時
、塗布された前記物質の厚さは平坦なところでは一定す
るが、屈曲により段差の生じた部分ではその厚さを異に
する。即ち、通常段差角部や段差壁部分では薄く形成さ
れ、段差壁と底部が連結される部分（隅）では厚く形成
される。
【０００５】前述したような形状で塗布された物質を蝕
刻して除去する時、前記隅に塗布された物質は蝕刻工程
が終了する時までに除去されず残されている場合が多い
が、これはその隅が厚く塗布されていることが原因とな
っている。
【０００６】蝕刻工程が終わった後にも除去されず残さ
れた前記物質を残留物と言うが、前記残留物は基板表面
に部分的に形成された活性領域と活性領域との間に存し
て前記二つの活性領域を電気的に連結するストリンガ（
ｓｔｒｉｎｇｅｒ）を形成することにより電気的に絶縁
すべき素子間を導通させてしまうので動作に深刻な障害
要素を与えている。
【０００７】前記現象、即ち残留物及びストリンガは主
として配線工程で問題視され、解決すべき主要課題とし
てクローズアップされているが、導電物質が使われる工
程においてはいずれもその問題が深刻であり、特に高集
積化しつつあるメモリセルにおいては問題解決が急務で
ある。
【０００８】ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ
　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）において、特にスタッ
ク（ｓｔａｃｋ）型キャパシタ構造においてはストレー
ジ電極を形成するために塗布された多結晶シリコン層の
一部がセル単位にストレージ電極を限定する工程で除去
されるべきであるが、前記多結晶シリコンはゲート電極
及びビットライン等によりその表面が屈曲形状となった
半導体基板上に塗布されているので、蝕刻工程時に前記
屈曲の隅部分で除去されずに残る多結晶シリコンの残留
物によりストリンガの形成される場合が生ずる。
【０００９】前記ストリンガはセルとセルとの間のスト
レージ電極をつなぐブリッジの役割を果たしてメモリセ
ルに逆情報を貯蔵する等の問題を起こしてメモリ特性を
低下させる。
【００１０】図１ＡからＣを参照して従来の方法により
スタック型キャパシタを製造するにおいて生ずる問題点
を説明する。
【００１１】前記図面はスタック型キャパシタのうちシ
リンダ（Ｃｙｌｉｎｄｅｒ）形のストレージ電極をモデ
ルとする。
【００１２】半導体基板１０の活性領域にソース１４、
ドレイン１６及びゲート電極１８を具備したトランジス
タを形成し、前記ドレイン１６と接するようにビットラ
イン２０を形成する。次いで前記ソース１４の表面を開
けてストレージ電極接触のためのコンタクトホールを形
成し、前記コンタクトホールの形成された半導体基板の
全面に不純物のドープされた第１多結晶シリコン層１０
０ａを形成するが、この時前記不純物は前記ソース１４
領域の不純物のようなタイプにする（図１Ａ）。
【００１３】前記第１多結晶シリコン層１００ａの形成
された半導体基板の全面に絶縁膜、例えばポリイミド（
Ｐｏｌｙｉｍｉｄｅ）、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈ
ｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）等をその表面が
平坦に形成されるように塗布する。 この時前記絶縁膜３０の厚さはシリンダ形のストレージ
電極において前記シリンダの高さを決定し、その高さは
セルキャパシタンスを測定する基準になる。
【００１４】次いで、ストレージ電極形成のためのマス
クパターンを用いて前記絶縁膜上に感光膜パターンを形
成した後、異方性蝕刻により前記絶縁膜の一部分を除去
することによりシリンダ形のストレージ電極を形成する
ための絶縁膜の開口部を形成する。
【００１５】前記開口部の形成された半導体基板の全面
に第２多結晶シリコン層を形成した後に異方性蝕刻を行
い、これにより前記絶縁膜の開口部の側壁に第２多結晶
シリコン層よりなったスペーサを形成するが、この時前
記第１多結晶シリコン層と第２多結晶シリコン層は前記
異方性蝕刻に対して異なる蝕刻選択比を有するので、絶
縁膜の開口部の底辺には第２多結晶シリコン層のみ除去
され前期第１多結晶シリコン層は除去されず残されて前
記スペーサと連結される形状になる（図１Ｂ）。
【００１６】絶縁層３０を湿式蝕刻により除去しストレ
ージ電極の形成のためのマスクパターンを用いて第１多
結晶シリコン層の一部分を除去することにより、各セル
単位に限定され第１及び第２多結晶シリコン層より構成
されるシリンダ形のストレージ電極を完成する。
【００１７】次いで、前記ストレージ電極の形成された
半導体基板の全面に高誘電物質、例えばＴａ２Ｏ５等を
薄く塗布して誘電体膜６０を形成し、前記誘電体膜６０
全面に第３多結晶シリコン層を塗布してプレート電極を
形成することによりストレージ電極１００、２００、誘
電体膜６０及びプレート電極７０より構成されるセルキ
ャパシタＣ１、Ｃ２を完成する（図１Ｃ）。
【００１８】前述の通りの前記シリンダ形のキャパシタ
は第２多結晶シリコン層より構成されたスペーサを前記
第１多結晶シリコン層より形成された下部電極１００に
追加して形成することによりセルキャパシタンスの増加
を図ったが、前記第１多結晶シリコン層は下部構造物、
即ちゲート電極、ビットライン及びフィールド酸化膜に
より屈曲の形成された半導体基板上に形成されるので、
前記屈曲の隅部分（図１Ｃではビットラインの凹部分）
では前記第１多結晶シリコン層が厚いので蝕刻工程が終
わった後にも除去されず残される第１多結晶シリコン層
の残留物１０１が形成される。
【００１９】前記残留物は図１Ｃに示されるように基板
表面の凹部分に沿って連結されセルとセルとをつなぐス
トリンガ形に形成される場合があるが、これは各セルに
貯蔵される情報が前記ストリンガにより他のセルに伝達
される現象を誘発する等の問題を発生させ素子の信頼性
を低下させるので、セルキャパシタ製造時に生ずる前記
残留物除去問題はメモリ素子の＜特にそのセルキャパシ
タの構造がスタック型の場合＞信頼性向上のために必ず
解決すべき課題として残される。
【００２０】
【発明が解決しようとする課題】本発明の目的はその表
面の屈曲のために導電物質の残留物が残される部分に予
め導電物質を残した後前記導電物質とストレージ電極を
隔離させることにより、セルキャパシタに貯蔵された情
報漏れを防止する高信頼性の半導体メモリ装置を提供す
ることである。
【００２１】本発明の他の目的は前記半導体メモリ装置
の製造に適合した製造方法を提供することである。
【００２２】
【課題を解決するための手段】前述した本発明の目的は
ソース、ドレイン及びゲート電極を備えた一つのトラン
ジスタと、前記トランジスタのソースと電気的に連結さ
れ、ストレージ電極、誘電体膜及びプレート電極を具備
した一つのキャパシタよりなるメモリセルが規則的な形
に半導体基板に形成されたメモリ装置において、前記ス
トレージ電極を形成するために限定された領域を除いた
総ての領域に、前記ゲート電極とは層間絶縁膜により絶
縁され、前記ストレージ電極とは誘電体膜及びプレート
電極により隔離されるようにカバレージの良好な物質で
被覆層が形成されていることを特徴とする半導体メモリ
装置により達成される。
【００２３】本発明の他の目的を達成するための一実施
例は、ソース、ドレイン及びゲート電極を備えた一つの
トランジスタと、前記トランジスタのソースと電気的に
連結され、ストレージ電極、誘電体膜及びプレート電極
を具備した一つのキャパシタよりなるメモリセルが規則
的な形に半導体基板に形成されたメモリ装置を製造する
において、前記トランジスタの形成された半導体基板の
全面に蝕刻阻止層、第１多結晶シリコン層及びその表面
が平坦化された絶縁層を順次に積層する工程と、前記絶
縁層の全面に感光膜を塗布した後パターニングして感光
膜パターンを形成する工程と、前記感光膜パターンをマ
スクとして前記絶縁層を蝕刻する工程と、前記絶縁層の
蝕刻後残された絶縁層をマスクとして前記第１多結晶シ
リコン層を蝕刻する工程と、前記感光膜パターンを除去
する工程と、前記感光膜パターンの除去された半導体基
板の全面にスペーサ物質を形成する工程と、前記スペー
サ物質を異方性蝕刻することによりパターン化された絶
縁層及び第１多結晶シリコン層の側壁にスペーサを残す
工程と、前記スペーサの形成された半導体基板の全面に
第２多結晶シリコン層を形成する工程と、前記第２多結
晶シリコン層の形成された半導体基板の全面に第１物質
を塗布する工程と、屈曲された第２多結晶シリコン層の
突出部分が露出される時まで前記塗布された第１物質を
エッチバックする工程と、前記第２多結晶シリコン層を
蝕刻して各セル単位に隔離させることによりストレージ
電極を完成する工程と、前記第１物質を除去する工程と
、前記パターン化された絶縁層及びスペーサの少なくと
も一部分を除去する工程と、結果物である半導体基板の
全面に誘電体膜を形成する工程及び前記誘電体膜の全面
に第３多結晶シリコン層を形成することによりプレート
電極が形成される工程を具備することを特徴とする。
【００２４】本発明の他の目的を達成するための他の実
施例は前記一実施例において、蝕刻工程後残された絶縁
層及び第１多結晶シリコン層の側壁にスペーサを形成す
る工程を前記第１多結晶シリコン層の側壁を酸化させる
工程に代置することを特徴とする。
【００２５】本発明の前述の他の目的を達成するための
他の実施例は前記一実施例において、前記絶縁層を単層
として実施した工程を蝕刻選択比の異なる二層に代置し
て実施し、前記二層を他の蝕刻選択比を有する蝕刻液（
Ｅｔｃｈａｎｔ）によりそれぞれ除去することを特徴と
する。
【００２６】
【作用】本発明は多結晶シリコン層の残留物が生ずる部
分に予め多結晶シリコン層を形成しておき、予め形成さ
れた前記多結晶シリコン層とストレージ電極を絶縁させ
ることにより、前記多結晶シリコン層の残留物によりセ
ルキャパシタに貯蔵された情報が破壊される現象を防止
することができる。また、予め形成された前記多結晶シ
リコン層の厚さ分ほど表面をより平坦化することができ
る。
【００２７】
【実施例】以下、　　添付した図面を参照して本発明を
詳細に説明する。
【００２８】図２は本発明による半導体メモリ装置の概
略的な断面の斜視図である。
【００２９】本発明による半導体メモリ装置は、半導体
基板１０に形成されたフィールド酸化膜１２により限定
された活性領域にドレイン１６とビットライン２０を共
有し、それぞれ一つのソース１４と一つのゲート電極１
８を具備したトランジスタＴ１、Ｔ２、前記トランジス
タのソース１４とそれぞれ電気的に連結されたストレー
ジ電極２００及び前記ストレージ電極２００の形成のた
めに限定された領域を除いた総ての領域に形成され、前
記ストレージ電極２００とは電気的に絶縁された第１多
結晶シリコン層１００を具備していることが分かる。
【００３０】トランジスタＴ１、Ｔ２、ビットライン２
０及びフィールド酸化膜１２によりその表面は屈曲され
ているので、前記表面全体に多結晶シリコン層を形成し
た後蝕刻工程を行えば、前記屈曲の隅部分で厚く形成さ
れた多結晶シリコン層は除去されず残されて残留物を形
成するが、これはセルの間を電気的に連結するストリン
ガとなってセルキャパシタの情報貯蔵機能を破壊する。
【００３１】本発明によれば、前述した通りの多結晶シ
リコン層の残留物が残される半導体基板の隅部分に予め
多結晶シリコン層を形成しておき、前記予め形成された
多結晶シリコンと各セルのストレージ電極とは電気的に
絶縁されるようにすることによりセルキャパシタの情報
貯蔵機能の破壊を防止できる。
【００３２】図３ＡからＥを参照して、本発明による半
導体メモリ装置をより詳細に説明する。
【００３３】前記図面は前記半導体メモリ装置を構造す
るための一実施例の製造工程を図示してある。
【００３４】まず図３Ａは、半導体基板上に蝕刻阻止層
、第１多結晶シリコン層及び絶縁層を積層した後感光膜
パターンを形成する工程を図示したものであり、ドレイ
ン１６とビットライン２０を共有し、それぞれが一つの
ソース１４と一つのゲート電極１８を具備したトランジ
スタが形成された半導体基板１０の全面に蝕刻阻止層４
０ａ、例えばシリコンナイトライド（Ｓｉ３Ｎ４）を薄
く蒸着し、前記蝕刻阻止層４０ａの全面に第１多結晶シ
リコン層１００ａを形成する。
【００３５】この時、前記蝕刻阻止層及び第１多結晶シ
リコン層は、例えば化学気相蒸着（ＣＶＤ）のような方
法により蒸着され下部構造物の屈曲を再現する形に形成
される。次いで、前記第１多結晶シリコン層１００ａ　
の形成された半導体基板の全面に絶縁層３２ａ、例えば
、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｉｌｉｃａｔｅ　Ｇｌａ
ｓｓ）、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈ
ｏ−Ｓｉｌｉｃａｔｅ）等を蒸着した後、その表面を平
坦化するが、この時、前記絶縁層の厚さはシリンダ構造
のストレージ電極において、前記シリンダの高さを決定
する要素であり、前記高さはセルキャパシタンスを調節
するので、所望のセルキャパシタンスに応じて前記絶縁
層の厚さを調節する。
【００３６】感光膜パターン５０は前記絶縁層３２ａの
全面に感光膜を塗布した後ストレージ電極形成のための
マスクパターンを適用して形成されるが、前記マスクパ
ターンはストレージ電極が前記トランジスタのソース領
域１４と接続され、各セル単位に区分されるように設計
されるべきものである。
【００３７】この時、前記蝕刻阻止層４０ａと前記絶縁
層３２ａは湿式蝕刻において異なる蝕刻選択比を有する
物質で形成されるべきであるが、これは前記絶縁層を湿
式蝕刻により除去してストレージ電極と前記第１多結晶
シリコン層を隔離する工程において、前記蝕刻阻止層に
より絶縁層の湿式蝕刻を止めさせることにより、ゲート
電極１８を絶縁させるために形成された層間絶縁膜１９
を保護するためである。通常Ｓｉ３Ｎ４、ＢＰＳＧ及び
ＴＥＯＳは湿式蝕刻において異なる蝕刻選択比を有する
ので前述の条件を満たす。また、第１多結晶シリコン層
１００ａは不純物をドープするか否かを自由自在に選択
して実施しうる。
【００３８】図３Ｂは、パターン化された絶縁層及び第
１多結晶シリコン層の側壁にスペーサを形成する工程を
示したものであり、前記感光膜パターン５０をマスクと
して前記図３Ａに図示された絶縁層３２ａを乾式蝕刻し
た後、再び前記感光膜パターン５０及び前記乾式蝕刻に
よりパターン化された絶縁層３２をマスクとして前記第
１多結晶シリコン層１００ａを乾式蝕刻することにより
感光膜パターン５０と同一のパターンを前記絶縁層及び
第１多結晶シリコン層に形成する。
【００３９】次いで、半導体基板の全面に隔離層として
酸化膜が形成されるが、例えばこの酸化膜は絶縁層３２
と乾式蝕刻に対しては大きい蝕刻選択比を有し、湿式蝕
刻に対しては小さい蝕刻選択比を有する。
【００４０】その後、異方性蝕刻工程でパターン化され
た絶縁層３２及び第１多結晶シリコン層１００の側壁に
酸化膜スペーサ３４を形成する。
【００４１】この時、絶縁層３２は前記異方性蝕刻工程
に対して異なる蝕刻選択比を有するので除去されず残さ
れる。
【００４２】前記図３Ｂにおいて注意すべき点は、異方
性蝕刻工程によりパターン化された絶縁層及び第１多結
晶シリコン層の側壁にスペーサが形成されるのみならず
、前記蝕刻工程によりトランジスタのソース１４表面が
開けられてその表面が自然に露出されるのでコンタクト
ホール形成のための追加的な工程を必要としないという
ことである。
【００４３】図３Ｃは、各セル単位にストレージ電極を
形成する工程を図示したものであり、スペーサ３４の形
成された半導体基板の全面に不純物のドープされた第２
多結晶シリコン層を、例えば化学気相蒸着（ＣＶＤ）に
より蒸着した後、前記第２多結晶シリコン層を完全に覆
うほどに感光膜を塗布する。次いで、図３Ｃに示したよ
うに屈曲された第２多結晶シリコン層の突出部分が露出
される時まで前記感光膜をエッチバック（ｅｔｃｈｉｎ
ｇ　ｂａｃｋ　）した後、前記エッチバックによりその
表面が露出された第２多結晶シリコン層の一部分は蝕刻
により除去することにより各セル単位に限定されたスト
レージ電極２００を完成する。
【００４４】前記図面において、第２多結晶シリコン層
、即ちストレージ電極と第１多結晶シリコン層１００は
スペーサ３４により隔離され電気的に絶縁が可能である
ことが分かるが、これは多結晶シリコン層の残留物によ
りセルキャパシタの情報が破壊されることを防止するた
めのものである。
【００４５】図３Ｄは、絶縁層及びスペーサを除去する
工程を図示したものであり、感光膜５２を除去した後半
導体基板を蝕刻液に浸漬して、湿式蝕刻に対してその蝕
刻選択比が等しい絶縁層３２及びスペーサ３４を同時に
除去する。この時、蝕刻阻止層４０は前記湿式蝕刻に対
して層間絶縁膜１９を保護する役割を果たすことにより
ゲート電極１８が表面に露出されることを防止する。
【００４６】図３Ｅは、誘電体膜及びプレート電極を形
成する工程を図示したものであり、前記絶縁膜及びスペ
ーサの除去された半導体基板全面に高誘電体、例えばＴ
ａ２Ｏ５のような物質を薄く塗布して誘電体膜６０を形
成し、前記誘電体膜６０の全面に不純物のドープされた
第３多結晶シリコン層を積層することによりストレージ
電極２００、誘電体膜６０及び電極７０を具備したセル
キャパシタを完成する。
【００４７】この時、前記第１多結晶シリコン層１００
は不純物のドープされていない状態に置くか、それとも
不純物のドープされていない場合はプレート電極と電気
的に接続するか接地させた方が好適である。
【００４８】図４ＡからＤは本発明による半導体メモリ
装置を製造するための他の実施例の製造工程を図示した
断面図である。前記他の実施例においては、パターン化
された絶縁層３２及び第１多結晶シリコン層１００の側
壁にスペーサ３４を形成した一実施例の工程を前記第１
多結晶シリコン層の側壁を酸化させる工程に代置して進
む。
【００４９】まず図４は、パターン化された第１多結晶
シリコン層の側壁に酸化膜を形成する工程を図示したも
のであり、前記図３Ａの感光膜パターン５０をマスクと
してパターン化された絶縁層３２及び第１多結晶シリコ
ン層１００を形成した後、このパターン形成の完成した
前記半導体基板を酸化性雰囲気に露出させることにより
、第１多結晶シリコン層１００の側壁に酸化膜３３を形
成する。
【００５０】コンタクトホール８は別途のマスク工程な
しに自己整合的な方法により形成されるが、これはトラ
ンジスタのソース１４上に形成された酸化膜の厚さが極
めて薄いので、第１多結晶シリコン層１００の側壁に酸
化膜を形成した後蝕刻阻止層４０、例えば窒化膜の除去
のための蝕刻工程に露出させれば、絶縁層３２及び酸化
膜３３によりその表面が保護された領域以外の領域に形
成された窒化膜が除去されると同時に、前記ソース上に
積層された窒化膜及び酸化膜も共に除去され自己整合的
なコンタクトホール８の形成が完成される。この時、蝕
刻阻止層４０は絶縁層３２及び酸化膜３３と異なる蝕刻
選択比を有するので、絶縁層３２及び酸化膜３３を湿式
蝕刻により除去する際前記蝕刻工程によりゲート電極が
露出されることを防ぐ。
【００５１】図４Ｂは、各セル単位にストレージ電極を
形成する工程を図示したものであり、前記酸化膜３３の
形成された半導体基板の全面に不純物のドープされた第
２多結晶シリコン層を蒸着した後、前記ストレージ電極
２００を形成するが、これは前記図３Ｃのような方法に
よるため、その説明は省略する。
【００５２】図４ＣからＤは、ストレージ電極２００、
誘電体膜６０及びプレート電極７０を具備するセルキャ
パシタを完成する工程を図示したものであり、蝕刻液で
絶縁層３２及び酸化膜３３を除去し、次いで半導体基板
の全面に誘電体膜６０を形成した後、不純物のドープさ
れた第３多結晶シリコン層を蒸着してプレート電極を形
成することにより、ストレージ電極２００、誘電体膜６
０及びプレート電極７０を具備するセルキャパシタを完
成する。
【００５３】図４ＡからＤにおいて、前記一実施例では
スペーサ３４によりストレージ電極２００と第１多結晶
シリコン層１００を離隔したことを、第１多結晶シリコ
ン層の側壁に形成された酸化膜３３に代置して実施する
ことにより一実施例と同様の効果が得られる。
【００５４】図５は、本発明のさらに他の実施例による
半導体メモリ装置の垂直断面図であり、前記図３Ｄでパ
ターン化された前記絶縁層３２及びスペーサ３４を湿式
蝕刻により除去した一実施例の工程を、乾式蝕刻により
前記絶縁層３２及びスペーサ３４の一部分のみ除去する
工程に代置して実施する。
【００５５】前記図５の実施例は、一実施例で実施され
た湿式蝕刻が過度に進んだ場合の問題点を無くすための
もので、シリンダ形を形成するために前記スペーサによ
り保持された第２多結晶シリコン層の円筒柱が湿式蝕刻
と共に倒れることを防止するものである。即ち、通常第
２多結晶シリコン層の厚さは極めて薄く、大きいセルキ
ャパシタンスを確保するために前記円筒柱の高さは高く
するので第２多結晶シリコン層を保持したスペーサ３４
が湿式蝕刻により除去されれば、薄く形成された前記第
２多結晶シリコン層が倒れてしまう場合が多い理由によ
る。
【００５６】図６ＡからＢは本発明による半導体メモリ
装置を製造するためのさらに他の実施例の製造工程を図
示した断面図で、前記一実施例で用いられた蝕刻阻止層
４０及び単層の絶縁層３２ａを、それぞれの蝕刻選択比
の異なる第１絶縁層３６ａ及び第２絶縁層３８ａの多層
絶縁層に代置して実施することを特徴とする。
【００５７】前記図６ＡからＢによれば、第１絶縁層は
第２絶縁層とその蝕刻選択比が異なるべきであることは
勿論、ゲート電極を取り囲んだ層間絶縁膜１９とも差が
出るべきであるが、これは一実施例で塗布された蝕刻阻
止層４０がこの実施例においては塗布されないためであ
る。
【００５８】乾式蝕刻により第２絶縁層及び第２絶縁層
の側壁に沿って形成されたスペーサの一部を等しい選択
比で除去した後、第１絶縁層と前記第１絶縁層の側壁に
沿って形成されたスペーサをさらに他の蝕刻工程により
除去するが、この時、前記蝕刻工程は極めて速い蝕刻速
度で進むので、前記蝕刻工程により層間絶縁膜１９が除
去されないようにする。この時、通常第１及び第２絶縁
層はＴＥＯＳ及びＢＰＳＧ等のような絶縁物質で形成し
、前記層間絶縁膜１９はＨＴＯ（Ｈｉｇｈ−Ｔｅｍｐｅ
ｒａｔｕｒｅ−Ｏｘｉｄｅ）のような絶縁物で形成する
。
【００５９】前記図６ＡからＢに図示した実施例は、湿
式蝕刻によるストレージ電極の破壊を防止するのみなら
ず、蝕刻阻止層を必要としない工程を提供するところに
その意義がある。図７は本発明のさらに他の実施例によ
る半導体メモリ装置の垂直断面図で、前記図４ＡからＤ
の実施例と前記図７の実施例を併合して実施したもので
ある。
【００６０】図８ＡからＢは、本発明による半導体メモ
リ装置を製造するための他の実施例の製造工程を図示し
た断面図で、前記図４ＡからＤの実施例と前記図６Ａか
らＢの実施例を併合して実施したものである。
【００６１】
【発明の効果】以上に述べたように、多結晶シリコン層
の残留物が生ずる部分に予め多結晶シリコン層を形成し
ておき、予め形成された前記多結晶シリコン層とストレ
ージ電極を絶縁させることにより、前記多結晶シリコン
層の残留物によりセルキャパシタに貯蔵された情報が破
壊される現象を防止できるのみならず、予め形成された
前記多結晶シリコン層の厚さ分ほど表面をより平坦化で
きる。
【００６２】シリンダの高さが決められた時、半導体基
板の表面が厚くなれば前記厚くなった分ほど上部構造物
の表面段差が縮められることは本発明の分野において通
常の知識を持つ人にとって容易に理解されうることは明
らかである。
【００６３】本発明が前記実施例に限らず多くの変更が
本発明の技術的思想内で当分野において通常の知識を有
した人によって可能である。
【図面の簡単な説明】
【図１】（Ａ）から（Ｃ）は従来の方法によるＤＲＡＭ
セルのキャパシタ製造方法を示した断面図である。
【図２】本発明の一実施例による高集積半導体メモリ装
置の斜視図である。
【図３】（Ａ）から（Ｅ）は本発明の一実施例による高
集積半導体メモリ装置の製造方法を示した断面図である
。
【図４】（Ａ）から（Ｄ）は本発明の他の実施例による
高集積半導体メモリ装置の製造方法を示した断面図であ
る。
【図５】本発明の他の実施例による高集積半導体メモリ
装置の製造方法を示した断面図である。
【図６】（Ａ）から（Ｂ）は本発明の他の実施例による
高集積半導体メモリ装置の製造方法を示した断面図であ
る。
【図７】本発明の他の実施例による高集積半導体メモリ
装置の垂直断面図である。
【図８】（Ａ）から（Ｂ）は本発明の他の実施例による
高集積半導体メモリ装置の製造方法を示した断面図であ
る。
【符号の説明】
１０　　　　　　　　　　　　半導体基板１４　　　　
　　　　　　　　ソース １６　　　　　　　　　　　　ドレイン１８　　　　　
　　　　　　　ゲート電極４０、４０ａ　　　　　蝕刻
阻止層 １００、１００ａ　　　　第１多結晶シリコン層３２、
３２ａ、３２ｂ　　　　　　絶縁層３４、３４ｂ　　　
　　スペーサ ３６、３６ａ　　　　　　第１絶縁層 ３８、３８ａ　　　　　　第２絶縁層 ５０、５２　　　　　　感光膜パターン６０　　　　　
　　　　　　　誘電体膜３３　　　　　　　　　　　　
酸化膜 ２００　　　　　　　　　　第２多結晶シリコン層、ス
トレージ電極

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】　　ソース、ドレイン及びゲート電極を備
    えた一つのトランジスタと、前記トランジスタのソース
    と電気的に連結され、ストレージ電極、誘電体膜及びプ
    レート電極を具備した一つのキャパシタよりなるメモリ
    セルが規則的な形に半導体基板に形成されたメモリ装置
    において、前記ストレージ電極を形成するために限定さ
    れた領域を除いた総ての領域に、下部構造物とは絶縁層
    により絶縁され前記ストレージ電極とは誘電体膜及びプ
    レート電極により隔離されるように被覆層が形成されて
    いることを特徴とする半導体メモリ装置。
  2. 【請求項２】前記被覆層は多結晶シリコンより構成され
    たことを特徴とする請求項１記載の半導体メモリ装置。
  3. 【請求項３】前記被覆層は前記プレート電極と電気的に
    連結されることを特徴とする請求項１記載の半導体メモ
    リ装置。
  4. 【請求項４】前記被覆層は接地されたことを特徴とする
    請求項１記載の半導体メモリ装置。
  5. 【請求項５】ソース、ドレイン及びゲート電極を備えた
    一つのトランジスタと、前記トランジスタのソースと電
    気的に連結され、ストレージ電極、誘電体膜及びプレー
    ト電極を具備した一つのキャパシタよりなるメモリセル
    が規則的な形に半導体基板に形成されたメモリ装置の製
    造において、前記トランジスタの形成された半導体基板
    の全面に蝕刻阻止層、第１多結晶シリコン層及びその表
    面が平坦化された絶縁層を順次に積層する工程と、前記
    絶縁層の全面に感光膜を塗布した後パターニングして感
    光膜パターンを形成する工程と、前記感光膜パターンを
    マスクとして前記絶縁層を蝕刻する工程と、前記絶縁層
    蝕刻後残された絶縁層をマスクとして前記第１多結晶シ
    リコン層を蝕刻する工程と、前記感光膜パターンを除去
    する工程と、前記感光膜パターンの除去された半導体基
    板の全面に隔離層を形成する工程と、前記隔離層を異方
    性蝕刻することによりパターン化された絶縁層及び第１
    多結晶シリコン層の側壁にスペーサを残す工程と、前記
    スペーサの形成された半導体基板の全面に第２多結晶シ
    リコン層を形成する工程と、前記第２多結晶シリコン層
    の形成された半導体基板の全面に第１物質を塗布する工
    程と、前記屈曲された第２多結晶シリコン層の突出部分
    が露出されるまで前記塗布された第１物質をエッチバッ
    クする工程と、前記第２多結晶シリコン層を蝕刻して各
    セル単位に隔離させることによりストレージ電極を完成
    する工程と、前記第１物質を除去する工程と、前記パタ
    ーン化された絶縁層及びスペーサの少なくとも一部分を
    除去する工程と、結果物である半導体基板の全面に誘電
    体膜を形成する工程及び前記誘電体膜の全面に第３多結
    晶シリコン層を形成することによりプレート電極が形成
    される工程を具備することを特徴とする半導体メモリ装
    置の製造方法。
  6. 【請求項６】前記蝕刻阻止層は湿式蝕刻において前記絶
    縁層及びスペーサと蝕刻選択比が異なる物質であること
    を特徴とする請求項５記載の半導体メモリ装置の製造方
    法。
  7. 【請求項７】前記蝕刻阻止層は窒化物であることを特徴
    とする請求項６記載の半導体メモリ装置の製造方法。
  8. 【請求項８】前記第１多結晶シリコン層は不純物のドー
    プされない物質であることを特徴とする請求項５記載の
    半導体メモリ装置の製造方法。
  9. 【請求項９】前記第１多結晶シリコン層は不純物のドー
    プされた物質であることを特徴とする請求項５記載の半
    導体メモリ装置の製造方法。
  10. 【請求項１０】前記第１多結晶シリコン層は前記プレー
    ト電極と電気的に連結されることを特徴とする請求項９
    記載の半導体メモリ装置の製造方法。
  11. 【請求項１１】前記第１多結晶シリコン層は接地される
    ことを特徴とする請求項９記載の半導体メモリ装置の製
    造方法。
  12. 【請求項１２】前記パターン化された絶縁層及びスペー
    サの少なくとも一部分を除去する工程は湿式蝕刻を用い
    てパターン化された絶縁層及びスペーサの総てが除去さ
    れるようにしたことを特徴とする請求項５記載の半導体
    メモリ装置の製造方法。
  13. 【請求項１３】前記絶縁層はＴＥＯＳ、ＢＰＳＧのうち
    いずれか１つであることを特徴とする請求項１２記載の
    半導体メモリ装置の製造方法。
  14. 【請求項１４】前記隔離層は前記絶縁層と乾式蝕刻にお
    いて異なる蝕刻選択比を有し、湿式蝕刻においては等し
    いか類似な蝕刻選択比を有することを特徴とする請求項
    １２記載の半導体メモリ装置の製造方法。
  15. 【請求項１５】前記第１物質は前記絶縁層及びスペーサ
    と乾式及び湿式蝕刻に対して異なる蝕刻選択比を有する
    ことを特徴とする請求項５記載の半導体メモリ装置の製
    造方法。
  16. 【請求項１６】前記第１物質はフォトレジストであるこ
    とを特徴とする請求項１５記載の半導体メモリ装置の製
    造方法。
  17. 【請求項１７】前記パターン化された絶縁層及びスペー
    サの少なくとも一部分を除去する工程は乾式蝕刻を用い
    て前記絶縁層及びスペーサの一部のみを除去されるよう
    にして前記第１多結晶シリコン層の上部及び側壁に前記
    絶縁層及びスペーサの一部分を残すことを特徴とする請
    求項５記載の半導体メモリ装置の製造方法。
  18. 【請求項１８】前記絶縁層及びスペーサを等しい蝕刻速
    度で除去することを特徴とする請求項１７記載の半導体
    メモリ装置の製造方法。
  19. 【請求項１９】ソース、ドレイン及びゲート電極を備え
    た一つのトランジスタと、前記トランジスタのソースと
    電気的に連結され、ストレージ電極、誘電体膜及びプレ
    ート電極を備えた一つのキャパシタよりなるメモリセル
    が規則的な形に半導体基板に形成された半導体メモリ装
    置の製造において、前記トランジスタの形成された半導
    体基板の全面に第１多結晶シリコン層、第１絶縁層及び
    その表面が平坦化された第２絶縁層を順次に積層する工
    程と、前記絶縁層の全面に感光膜を塗布した後パターニ
    ングして感光膜パターンを形成する工程と、前記感光膜
    パターンをマスクとして前記絶縁層を蝕刻する工程と、
    前記絶縁層蝕刻後残された絶縁層をマスクとして前記第
    １多結晶シリコン層を蝕刻する工程と、前記感光膜パタ
    ーンを除去する工程と、前記感光膜パターンの除去され
    た半導体基板の全面に隔離層を形成する工程と、前記隔
    離層を異方性蝕刻することによりパターン化された絶縁
    層及び第１多結晶シリコン層の側壁にスペーサを残す工
    程と、前記スペーサの形成された半導体基板の全面に第
    ２多結晶シリコン層を形成する工程と、前記第２多結晶
    シリコン層の形成された半導体基板の全面に第１物質を
    塗布する工程と、前記屈曲された第２多結晶シリコン層
    の突出部分が露出されるまで前記塗布された第１物質を
    エッチバックする工程と、前記第２多結晶シリコン層を
    蝕刻して各セル単位に隔離させることによりストレージ
    電極を完成する工程と、前記第１物質を除去する工程と
    、第２絶縁層の側壁に沿って形成されたスペーサの一部
    及び前記第２絶縁層を蝕刻速度を等しくして除去する工
    程と、第１絶縁層の側壁に沿って形成されたスペーサの
    残り部分及び前記第１絶縁層を蝕刻により除去する工程
    と、前記スペーサ、第１絶縁層及び第２絶縁層の除去さ
    れた半導体基板の全面に誘電体膜を形成する工程、及び
    前記誘電体膜の全面に第３多結晶シリコン層を形成する
    ことによりプレート電極が形成される工程を具備するこ
    とを特徴とする半導体メモリ装置の製造方法。
  20. 【請求項２０】前記スペーサ、第１絶縁層及び第２絶縁
    層は乾式蝕刻により除去されることを特徴とする請求項
    １９記載の半導体メモリ装置の製造方法。
  21. 【請求項２１】前記第１絶縁層は第２絶縁層及び層間絶
    縁膜と乾式蝕刻においてその蝕刻選択比が異なることを
    特徴とする請求項１９記載の半導体メモリ装置の製造方
    法。
  22. 【請求項２２】前記層間絶縁膜はゲート電極を電気的に
    絶縁させるために形成された膜であることを特徴とする
    請求項２１記載の半導体メモリ装置の製造方法。
  23. 【請求項２３】前記第１絶縁層の蝕刻速度は前記層間絶
    縁膜の蝕刻速度より速いことを特徴とする請求項１９記
    載の半導体メモリ装置の製造方法。
  24. 【請求項２４】ソース、ドレイン及びゲート電極を備え
    た一つのトランジスタと、前記トランジスタのソースと
    電気的に連結され、ストレージ電極、誘電体膜及びプレ
    ート電極を具備した一つのキャパシタよりなるメモリセ
    ルが規則的な形に半導体基板に形成されたメモリ装置を
    製造するにおいて、前記トランジスタの形成された半導
    体基板の全面に蝕刻阻止層、第１多結晶シリコン層、第
    １絶縁層及びその表面が平坦化された第２絶縁層を順次
    に積層する工程と、前記絶縁層の全面に感光膜を塗布し
    た後パターニングして感光膜パターンを形成する工程と
    、前記感光膜パターンをマスクとして前記絶縁層を蝕刻
    する工程と、前記感光膜パターン及び蝕刻工程後残され
    た絶縁層をマスクとして前記第１多結晶シリコン層を蝕
    刻する工程と、前記感光膜パターンを除去する工程と、
    前記パターン化された第１多結晶シリコン層の側壁を酸
    化させ酸化膜を形成する工程と、前記ソース上にコンタ
    クトホールを形成する工程と、前記コンタクトホールの
    形成された半導体基板の全面に第２多結晶シリコン層を
    形成する工程と、前記第２多結晶シリコン層の形成され
    た半導体基板の全面に第１物質を塗布する工程と、前記
    表面が屈曲された第２多結晶シリコン層の突出部分が露
    出されるまで前記塗布された第１物質をエッチバックす
    る工程と、前記第２多結晶シリコン層を蝕刻して各セル
    単位に隔壁させることによりストレージ電極を完成する
    工程と、前記第１物質を除去する工程と、前記第１多結
    晶シリコン層の側壁に形成された酸化膜及び絶縁層を除
    去する工程と、前記酸化膜及び絶縁層の除去された半導
    体基板の全面に誘電体膜を形成する工程、及び前記誘電
    体膜の全面に第３多結晶シリコン層を形成することによ
    りプレート電極が形成される工程とを具備することを特
    徴とする半導体メモリ装置の製造方法。
  25. 【請求項２５】前記コンタクトホールは別途のマスク工
    程なしに自己整合的に形成されることを特徴とする請求
    項２４記載の半導体メモリ装置の製造方法。
  26. 【請求項２６】前記絶縁層及び酸化膜は湿式蝕刻におい
    て等しいか類似な蝕刻選択比を有することを特徴とする
    請求項２４記載の半導体メモリ装置の製造方法。
  27. 【請求項２７】前記酸化膜及び絶縁層は湿式蝕刻により
    完全に除去されることを特徴とする請求項２４記載の半
    導体メモリ装置の製造方法。
  28. 【請求項２８】前記絶縁層は乾式蝕刻においてその蝕刻
    選択比が異なる第１絶縁層及び第２絶縁層より形成され
    ることを特徴とする請求項２７記載の半導体メモリ装置
    の製造方法。
  29. 【請求項２９】前記第１絶縁層は層間絶縁膜と乾式蝕刻
    においてその蝕刻選択比が異なる物質であることを特徴
    とする請求項２８記載の半導体メモリ装置の製造方法。
  30. 【請求項３０】前記第１絶縁層は層間絶縁膜より速く蝕
    刻されることを特徴とする請求項２８記載の半導体メモ
    リ装置の製造方法。
  31. 【請求項３１】前記酸化膜及び絶縁層は乾式蝕刻により
    その一部分のみ除去されることを特徴とする請求項２４
    記載の半導体メモリ装置の製造方法。
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