JPH04321367A - イメージセンサ駆動用シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデ−タをシフト動作によ
り移動させるシフトレジスタに関し、特にファクシミリ
やイメ−ジスキャナ等のイメ−ジセンサの駆動回路とし
て用いられるシフトレジスタに関する。

【０００２】

【従来の技術】ファクシミリ等の画像読み取りに使用さ
れるイメ−ジセンサは、原稿幅と同一長さの受光素子ラ
インを用い、ライン方向の電気的走査により原稿面の１
ラインの画像信号を読み取るとともに、原稿送り装置に
より原稿を移動させ（副走査方向）、順次前記電気的走
査を行なって原稿面全体を読み取る構成をとる。この種
のイメ−ジセンサには、例えば図６に示すように、フォ
トダイオ−ドＰＤとブロッキングダイオ−ドＢＤとが互
いに逆極性になるように直列に接続して一つの受光素子
６１を形成し、この受光素子６１を複数個（ｎ個）ライ
ン状に一次元に配列して構成するものが提案されている
。

【０００３】画像信号の読み取りは、次のようにして行
われる。すなわち、既に充電されているフォトダイオ−
ドＰＤに原稿面（図示せず）からの反射光が照射され、
その光の照射光量に比例した光電流がフォトダイオ−ド
ＰＤのアノ−ド側に流れ込み、フォトダイオ−ドＰＤに
蓄積された電荷が放電する（蓄積期間）。続いて、シフ
トレジスタＳＲにより個別駆動線６２を介してブロッキ
ングダイオ−ドＢＤのアノ−ド側にパルス電圧が印加さ
れ、ブロッキングダイオ−ドＢＤが順方向にバイアスさ
れてダイオ−ド間のカソ−ド電圧を略一定の値にリセッ
トする（信号読取期間）。従って、蓄積期間内に光電流
として流出したカソ−ド電極の正の電荷と同量の電荷が
、信号読取動作により外部より補充（充電）される。 この電荷の補充分を共通信号線６３を介して積分器６４
で検出することにより、画像信号出力を得ることができ
る。以上の動作が各受光素子６１についてシフトレジス
タＳＲの端子７１，７２，７３，７４……から順次駆動
パルスが印加される毎に行われ、原稿上の１ラインの画
像信号を時系列的に得ることができる。

【０００４】シフトレジスタＳＲの内部構成は、図５に
示すように、複数のＤフリップフロップ５１を直列に接
続して構成されている。各Ｄフリップフロップ５１は、
デ−タ入力端子Ｄ，クロック入力端子ＣＫ及びシフト出
力端子Ｑを備え、前記デ−タ入力端子Ｄとシフト出力端
子Ｑとをそれぞれ接続し、クロック入力端子ＣＫを共通
にして配列してシフトレジスタＳＲを構成している。各
Ｄフリップフロップ５１の論理回路は、図３に示すよう
に、インバ−タ−１１，１３，１６，１８，３１及びク
ロックドインバ−タ−１２，１４，１５，１７とから構
成されている。

【０００５】図４のタイミングチャ−トに示すように、
前記Ｄフリップフロップ５１のクロック入力端子ＣＫ及
びデ−タ入力端子Ｄに、クロック４１及びデ−タ入力パ
ルス４２がそれぞれ入力されると、シフト出力端子Ｑか
らは前記デ−タ入力パルス４２をシフトしたデ−タ出力
パルス４４が出力され、このデ−タ出力パルス４４が次
段のＤフリップフロップのデ−タ入力パルス４２となる
。従って、デ−タ入力パルス４２及びデ−タ出力パルス
４４は、イメ−ジセンサの受光素子６１にそれぞれ印加
される駆動パルスであり、例えばパルス幅が０．３μｓ
、周期が３２０μｓのようにグランド期間が大半を占め
る波形で形成されている。パルス４３は、図３のインバ
−タ３１の出力側のＦ′点にあらわれる反転クロックパ
ルスである。

【０００６】

【発明が解決しようとする課題】上記各Ｄフリップフロ
ップ５１によれば、当該Ｄフリップフロップ５１のデ−
タ出力パルス４４がグランド期間である場合においても
、クロック入力端子ＣＫからクロック４１が入力される
ため、Ｄフリップフロップ５１の内部回路において、ク
ロックの立ち上がり及び立ち下がりでの電流消費がスイ
ッチングノイズ４５として永続的に発生する（立ち上が
りの際のほうがノイズが大きい）。このスイッチングノ
イズ４５は、デ−タ出力パルス４４を出力するＤフリッ
プフロップ以外のＤフリップフロップにおいても逐次発
生するため、同時期に総ビット数（例えば９６０個）分
のスイッチングノイズ４５が重なりあうことになる。 そして、このスイッチングノイズ４５はグランドに流れ
るためにノイズ電圧を生じさせ、この電圧が画像信号に
重畳してイメ−ジセンサ出力のＳ／Ｎ比が悪くなるとい
う問題点があった。

【０００７】本発明は上記実情に鑑みてなされたもので
、時系列的に画像信号を抽出するイメ−ジセンサにおい
て、スイッチングノイズを低減させることにより、イメ
−ジセンサ出力のＳ／Ｎ比を高めることができるイメ−
ジセンサ駆動のためのシフトレジスタを提供することを
目的としている。

【０００８】

【課題を解決するための手段】上記従来例の問題点を解
消するため本発明のシフトレジスタは、デ−タ入力端子
，クロック入力端子及び出力端子を有する複数のＤフリ
ップフロップの前記デ−タ入力端子と出力端子とをそれ
ぞれ接続し、クロック入力端子を共通にして配列したシ
フトレジスタにおいて、前記Ｄフリップフロップのデ−
タ入力端子からのパルスを出力端子へシフトするに必要
なクロックのみ入力する論理回路を、各Ｄフリップフロ
ップの入力端子側に付加したことを特徴としている。

【０００９】

【作用】本発明によれば、デ−タ入力端子からのパルス
をシフト出力端子へシフトするに必要なクロックのみ入
力する論理回路を、各Ｄフリップフロップの入力端子側
に付加したので、各Ｄフリップフロップにおいてパルス
シフトに必要なクロックによるスイッチングノイズしか
発生せず、スイッチングノイズの低減を図ることができ
る。

【００１０】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。シフトレジスタは、図１に示す回路構成を
とるＤフリップフロップを複数個直列に接続して構成さ
れている（図５）。デ−タ入力端子Ｄは、インバ−タ１
１を介してクロックドインバ−タ１２，インバ−タ１３
，クロックドインバ−タ１４を直列接続し、クロックド
インバ−タ１４の出力側をシフト出力端子Ｑとしている
。インバ−タ１３の出力側は、クロックドインバ−タ１
５を介してインバ−タ１３の入力側に接続されている。 また、クロックドインバ−タ１４の出力側に、インバ−
タ１６及びクロックドインバ−タ１７を直列接続し、ク
ロックドインバ−タ１７の出力側を前記シフト出力端子
Ｑに接続している。

【００１１】クロック入力端子ＣＫは、ＮＡＮＤ回路１
，インバ−タ２，ＮＯＲ回路３を直列に接続して構成さ
れる付加回路１０のＮＯＲ回路３の一方の入力に接続さ
れている。前記クロックドインバ−タ１２，１４，１５
，１７のＣＫ端子及び反転ＣＫ端子には、ＮＯＲ回路３
の出力及び、ＮＯＲ回路３の出力からインバ−タ１８を
介した出力が接続されている。これらのクロックドイン
バ−タ１２，１４，１５，１７は、ＣＫ端子に「Ｈ」、
反転ＣＫ端子に「Ｌ」が入力されるときインバ−タの動
作が行われ、ＣＫ端子に「Ｌ」、反転ＣＫ端子に「Ｈ」
が入力されるとき出力側がハイインピ−ダンスとなるよ
うに制御される。

【００１２】付加回路１０のＮＡＮＤ回路１の入力には
、インバ−タ１１の出力側（Ａ点），インバ−タ１３の
出力側（Ｂ点），インバ−タ１６の出力側（Ｃ点）がそ
れぞれ接続されている。すなわち、このＤフリップフロ
ップは、従来のＤフリップフロップ（図３）に比較して
、インバ−タ３１の代わりに付加回路１０を設けた構成
となっている。

【００１３】次に、この回路の動作について図２のタイ
ミングチャ−トを参照しながら説明する。インバ−タ１
８の入力側のＦ点が「Ｈ」の場合、クロックドインバ−
タ１２，１７がインバ−タの動作を行ない、クロックド
インバ−タ１４，１５の出力側がハイインピ−ダンスと
なり、Ｆ点が「Ｌ」の場合、クロックドインバ−タ１４
，１５がインバ−タの動作を行ない、クロックドインバ
−タ１２，１７の出力側がハイインピ−ダンスとなるの
で、インバ−タ１３の出力側のＢ点にはＡ点での反転デ
−タパルス２３をクロックパルス１個分遅らせた遅延反
転デ−タパルス２４、インバ−タ１６の出力側のＣ点に
は、更にクロックパルス１個分遅らせた遅延反転デ−タ
パルス２５があらわれる。

【００１４】デ−タ入力端子Ｄにデ−タ入力パルス２２
が入力されると、インバ−タ１１の出力側のＡ点には反
転デ−タパルス２３があらわれ、前記遅延反転デ−タパ
ルス２４及び遅延反転デ−タパルス２５とともにＮＡＮ
Ｄ回路１に入力される。ＮＡＮＤ回路１の出力はインバ
−タ２を介することにより、ＮＯＲ回路３の入力側のＥ
点にはクロック供給期間設定パルス２６があらわれる。 このクロック供給期間設定パルス２６と、クロック入力
端子ＣＫより入力されるクロック２１のＮＯＲをとるこ
とにより、ＮＯＲ回路３の出力側のＦ点にはフリップフ
ロップ駆動パルス２７が出力される。このフリップフロ
ップ駆動パルス２７は、従来のＤフリップフロップの反
転クロックパルス４３（図４）の内、デ−タ入力パルス
２２をシフトするのに必要なパルスだけを取り出したも
のである。シフト出力端子Ｑからは、デ−タ入力パルス
２２をクロックの１周期分シフトしたデ−タ出力パルス
２８が出力される。

【００１５】本実施例によれば、付加回路１０を設けた
ことにより、デ−タ入力端子Ｄからのデ−タ入力パルス
２２をシフト出力端子Ｑへデ−タ出力パルス２８として
シフトする期間のみ、すなわち、デ−タ入力パルス２２
の立ち上りからデ−タ出力パルス２８の立ち下がりまで
の期間ｔのみ、Ｄフリップフロップ動作を行なうように
Ｄフリップフロップが駆動される。

【００１６】すなわち、Ａ点，Ｂ点，Ｃ点がいずれも「
Ｈ」レベルである場合、付加回路１０によりクロック２
１は内部回路に作用せず、クロックドインバ−タ１２，
１７はハイインピ−ダンス出力となり、保持された「Ｌ
」レベルが出力端子Ｑに出力される。Ａ点，Ｂ点，Ｃ点
のいずれかが「Ｌ」レベルである場合、付加回路１０に
よりクロック２１は内部回路に作用し、クロックドイン
バ−タ１２，１４，１５，１７を動作させ、通常のＤフ
リップフロップの動作を行なう。再びＡ点，Ｂ点，Ｃ点
のいずれもが「Ｈ」レベルとなると、クロックドインバ
−タ１４，１５はアクティブのまま保持され、クロック
ドインバ−タ１２，１７はハイインピ−ダンス出力とな
る。

【００１７】従って、一つのＤフリップフロップ内で発
生するクロック２１によるスイッチングノイズ２９は、
期間ｔでのクロックパルスにより生じるものだけに抑え
ることができる。実際の回路では、デ−タ入力パルス２
２の立ち上がりがクロック２１の立ち上がりより遅れる
ので、図２に示すように、この部分ではスイッチングノ
イズが生じない。それゆえ、スイッチングノイズ２９は
、図４に示すスイッチングノイズ４５が永続的に発生す
るのに比較して大幅に低減されている。よって、同時期
に発生して重なり合うスイッチングノイズは、シフトレ
ジスタの総ビット数にかかわらず２ビット分となり、従
来のように総ビット数（例えば９６０個）分が重なるの
に比較して大幅に低減することができる。その結果、画
像信号にノイズが重畳するのを低減し、イメ−ジセンサ
出力のＳ／Ｎ比の向上を図ることができる。

【００１８】

【発明の効果】本発明によれば、デ−タ入力端子からの
パルスをシフト出力端子へシフトするに必要なクロック
のみ入力する論理回路を、各Ｄフリップフロップの入力
端子側に付加したので、各Ｄフリップフロップにおいて
パルスシフトに必要なクロックによるスイッチングノイ
ズしか発生せず、スイッチングノイズの低減を図ること
ができ、イメ−ジセンサを駆動する際の画像出力のＳ／
Ｎ比の向上を図ることができる。

【図面の簡単な説明】

【図１】　　本発明の一実施例のＤフリップフロップの
論理回路図である。

【図２】　　図１のＤフリップフロップの動作説明のた
めのタイミングチャ−ト図である。

【図３】　　従来のＤフリップフロップの論理回路図で
ある。

【図４】　　図３のＤフリップフロップの動作説明のた
めのタイミングチャ−ト図である。

【図５】　　Ｄフリップフロップを直列に接続したシフ
トレジスタの構成図である。

【図６】　　フォトダイオ−ドとブロッキングダイオ−
ドとを直列に接続して成るイメ−ジセンサの等価回路図
である。

【符号の説明】

１…ＮＡＮＤ回路、　　２…インバ−タ、　　３…ＮＯ
Ｒ回路、　　１０…付加回路、、　　１１…インバ−タ
、　　２１…クロック、　　２２…デ−タ入力パルス、
　　２３…反転デ−タパルス、　　２４…遅延反転デ−
タパルス、　　２５…遅延反転デ−タパルス、　　２６
…クロック供給期間設定パルス、　　２７…フリップフ
ロップ駆動パルス、　　２８…デ−タ出力パルス、　　
２９…スイッチングノイズ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　デ−タ入力端子，クロック入力端子及
   び出力端子を有する複数のＤフリップフロップの前記デ
   −タ入力端子と出力端子とをそれぞれ接続し、クロック
   入力端子を共通にして配列したシフトレジスタにおいて
   、前記Ｄフリップフロップのデ−タ入力端子からのパル
   スを出力端子へシフトするに必要なクロックのみ入力す
   る論理回路を、各Ｄフリップフロップの入力端子側に付
   加したことを特徴とするシフトレジスタ。