JPH04322441A - 半導体集積回路装置、その検査方法及びそれに使用する検査装置 - Google Patents
半導体集積回路装置、その検査方法及びそれに使用する検査装置Info
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- JPH04322441A JPH04322441A JP9198391A JP9198391A JPH04322441A JP H04322441 A JPH04322441 A JP H04322441A JP 9198391 A JP9198391 A JP 9198391A JP 9198391 A JP9198391 A JP 9198391A JP H04322441 A JPH04322441 A JP H04322441A
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- wafer
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- testing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の電
気的特性検査等の検査技術に関する。
気的特性検査等の検査技術に関する。
【０００２】
【従来の技術】本願に関係するかもしれない従来技術と
しては以下のようなものがある。すなわち、ウェハ（Ｗ
ａｆｅｒ）全体でプローブテスト（Ｐｒｏｂｅ Ｔｅ
ｓｔ）、テストバーンイン（Ｔｅｓｔ Ｂｕｒｎ−ｉ
ｎ）またはエイジングテスト（Ａｇｉｎｇ Ｔｅｓｔ
）を実行しようとするものには、日本特願平１−１１７
４６１号、同特開昭５９−９９７３３号、同６２−１４
３４３６号、同６０−１６７３４３号、同６２−２２１
１２６号、同６２−２８７６３７号、同６２−２９３６
２９号、同６３−２０４６２１号、同６４−１８２３３
号等がある。例えば、前記日本特開昭６２−２８７６３
７号には、ウェハ上にテスト信号発生回路を設けること
によりウェハ全体にたいしてダイナミックバーンイン（
Ｄｙｎａｍｉｃ Ｂｕｒｎ−ｉｎ）が可能なセルフテ
スト技術が開示されている。
しては以下のようなものがある。すなわち、ウェハ（Ｗ
ａｆｅｒ）全体でプローブテスト（Ｐｒｏｂｅ Ｔｅ
ｓｔ）、テストバーンイン（Ｔｅｓｔ Ｂｕｒｎ−ｉ
ｎ）またはエイジングテスト（Ａｇｉｎｇ Ｔｅｓｔ
）を実行しようとするものには、日本特願平１−１１７
４６１号、同特開昭５９−９９７３３号、同６２−１４
３４３６号、同６０−１６７３４３号、同６２−２２１
１２６号、同６２−２８７６３７号、同６２−２９３６
２９号、同６３−２０４６２１号、同６４−１８２３３
号等がある。例えば、前記日本特開昭６２−２８７６３
７号には、ウェハ上にテスト信号発生回路を設けること
によりウェハ全体にたいしてダイナミックバーンイン（
Ｄｙｎａｍｉｃ Ｂｕｒｎ−ｉｎ）が可能なセルフテ
スト技術が開示されている。
【０００３】更にプロービング（Ｐｒｏｂｉｎｇ）のス
ループット向上等のためにプローブカード（Ｐｒｏｂｅ
Ｃａｒｄ）に各種の機能を保持させるものとしては
、日本実開昭６２−９８２３４号、同６０−１２５７３
６号、同特開平１−９５５２９号等がある。例えば、前
記日本特開昭６２−１２３７３２号には、プローバ（Ｐ
ｒｏｂｅｒ）本体とプローブカード間での信号のやり取
りを簡素化してプローブテストのスピードアップ（Ｓｐ
ｅｅｄｕｐ）を図るために、前記プローバ本体の検査回
路を前記プローブカード側に移したプローブカードが開
示されている。
ループット向上等のためにプローブカード（Ｐｒｏｂｅ
Ｃａｒｄ）に各種の機能を保持させるものとしては
、日本実開昭６２−９８２３４号、同６０−１２５７３
６号、同特開平１−９５５２９号等がある。例えば、前
記日本特開昭６２−１２３７３２号には、プローバ（Ｐ
ｒｏｂｅｒ）本体とプローブカード間での信号のやり取
りを簡素化してプローブテストのスピードアップ（Ｓｐ
ｅｅｄｕｐ）を図るために、前記プローバ本体の検査回
路を前記プローブカード側に移したプローブカードが開
示されている。
【０００４】更に同様の目的で被検査体であるウェハま
たはチップ側にセルフテストまたはテスト結果記憶等の
ための付加的な機能を持たせるものに、上記以外に日本
特開平２−１７００６９号、同２−３９４８号、同１−
１６９９３８号、同特開昭６４−８６３７号、同６１−
１５６７４７号、同６１−１２０００号、同６０−３１
３５号、同５８−９６７４４号等がある。例えば、前記
日本特開昭６４−８６３７号には、ウェハテスト後のマ
ーキング（Ｍａｒｋｉｎｇ）を省略するためにウェハ上
に不揮発性メモリを形成したウェハが開示されている。
たはチップ側にセルフテストまたはテスト結果記憶等の
ための付加的な機能を持たせるものに、上記以外に日本
特開平２−１７００６９号、同２−３９４８号、同１−
１６９９３８号、同特開昭６４−８６３７号、同６１−
１５６７４７号、同６１−１２０００号、同６０−３１
３５号、同５８−９６７４４号等がある。例えば、前記
日本特開昭６４−８６３７号には、ウェハテスト後のマ
ーキング（Ｍａｒｋｉｎｇ）を省略するためにウェハ上
に不揮発性メモリを形成したウェハが開示されている。
【０００５】更に被テストチップ等への入力信号のタイ
ミング（Ｔｉｍｉｎｇ）を調整することによって前記チ
ップ等をテストモード（Ｔｅｓｔ Ｍｏｄｅ）に設定
するものに、日本特開昭６４−３９０３９号、同５９−
９９２６９号等がある。
ミング（Ｔｉｍｉｎｇ）を調整することによって前記チ
ップ等をテストモード（Ｔｅｓｔ Ｍｏｄｅ）に設定
するものに、日本特開昭６４−３９０３９号、同５９−
９９２６９号等がある。
【０００６】更にプローブ針に形状記憶合金を利用した
ものに、日本特開平１−２８２４６６号等がある。
ものに、日本特開平１−２８２４６６号等がある。
【０００７】更にプローブカードにＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術を利用した
ものに、日本特開昭５９−１４１２３９号、同５４−１
６１８３号等がある。
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術を利用した
ものに、日本特開昭５９−１４１２３９号、同５４−１
６１８３号等がある。
【０００８】
【発明が解決しようとする課題】しかし、これらの技術
は、高集積メモリチップ等を多数集積したウェハのいわ
ゆるウェハテストに実際に適用して高いスループット（
Ｔｈｒｏｕｇｈｐｕｔ）を得るほどには具体化されてい
ない。
は、高集積メモリチップ等を多数集積したウェハのいわ
ゆるウェハテストに実際に適用して高いスループット（
Ｔｈｒｏｕｇｈｐｕｔ）を得るほどには具体化されてい
ない。
【０００９】従って、本発明の一つの目的は、高集積メ
モリチップ等を多数集積したウェハの全ウェハを高スル
ープットでテスト可能とすることにある。
モリチップ等を多数集積したウェハの全ウェハを高スル
ープットでテスト可能とすることにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るための本発明の概要の一つを簡単に説明すれば以下の
とうりである。
るための本発明の概要の一つを簡単に説明すれば以下の
とうりである。
【００１１】すなわち、前記ウェハテスト時に前記ウェ
ハ上に形成された多数のメモリチップを一斉にセルフテ
ストし、それらの合否判定を前記ウェハ上で行う半導体
集積回路装置の電気的試験技術である。
ハ上に形成された多数のメモリチップを一斉にセルフテ
ストし、それらの合否判定を前記ウェハ上で行う半導体
集積回路装置の電気的試験技術である。
【００１２】
【作用】すなわち、上記構成によれば、高集積メモリの
ウェハテストに際して、ほぼ全てのチップに少数のプロ
ーブピンを立てることによって、各チップについてその
ピンの一つからセルフテスト始動信号を入力することに
より全チップについて一斉にテストを実行することによ
り、短時間でメモリテストを完了することができる。
ウェハテストに際して、ほぼ全てのチップに少数のプロ
ーブピンを立てることによって、各チップについてその
ピンの一つからセルフテスト始動信号を入力することに
より全チップについて一斉にテストを実行することによ
り、短時間でメモリテストを完了することができる。
【００１３】
【実施例】以下、具体的な実施例について説明する。こ
れらの実施例及び図面において同一の参照番号で示すも
のは、同一または類似の機能を有することお示す。但し
、とくに、そうでない旨記載している場合はこのかぎり
でない。
れらの実施例及び図面において同一の参照番号で示すも
のは、同一または類似の機能を有することお示す。但し
、とくに、そうでない旨記載している場合はこのかぎり
でない。
【００１４】（１） 実施例１
図１は本発明のウェハテスト（Ｗａｆｅｒ Ｔｅｓｔ
）の状態を示すプローバ（Ｐｒｏｂｅｒ）の側面説明図
である。同図において、１はプローバ、２は上記ウェハ
を所定のテスト位置に移動位置合わせするためのＸＹ移
動ステージ（Ｓｔａｇｅ）またはＸＹステージ、３は被
測定ウェハ、４は数百から千数百本のプローブピン（Ｐ
ｒｏｂｅ Ｐｉｎ）、５は上記プローブピンを支持す
るプローブカード（Ｐｒｏｂｅ Ｃａｒｄ）、６はテ
スタ（Ｔｅｓｔｅｒ）と上記プローブカード間を結ぶイ
ンターフェースバス（Ｉｎｔｅｒｆａｃｅ Ｂｕｓ）
、７はプロービングテスト（Ｐｒｏｂｉｎｇ Ｔｅｓ
ｔ）制御回路を含むテスタである。
）の状態を示すプローバ（Ｐｒｏｂｅｒ）の側面説明図
である。同図において、１はプローバ、２は上記ウェハ
を所定のテスト位置に移動位置合わせするためのＸＹ移
動ステージ（Ｓｔａｇｅ）またはＸＹステージ、３は被
測定ウェハ、４は数百から千数百本のプローブピン（Ｐ
ｒｏｂｅ Ｐｉｎ）、５は上記プローブピンを支持す
るプローブカード（Ｐｒｏｂｅ Ｃａｒｄ）、６はテ
スタ（Ｔｅｓｔｅｒ）と上記プローブカード間を結ぶイ
ンターフェースバス（Ｉｎｔｅｒｆａｃｅ Ｂｕｓ）
、７はプロービングテスト（Ｐｒｏｂｉｎｇ Ｔｅｓ
ｔ）制御回路を含むテスタである。
【００１５】図２は上記本発明のテスト状態の要部を示
す斜視図である。同図において、８は上記プローブピン
と上記インターフェースバスを相互接続するための多層
電源信号配線である。
す斜視図である。同図において、８は上記プローブピン
と上記インターフェースバスを相互接続するための多層
電源信号配線である。
【００１６】図３は上記プローブカード５の模式正断面
図である。
図である。
【００１７】図４は上記被測定ウェハ３上の多数のチッ
プ（Ｃｈｉｐ）領域のうちの一つのチップ領域を示す上
面図である。同図において、１０は被測定メモリチップ
（Ｍｅｍｏｒｙ Ｃｈｉｐ）、１１はメモリマット（
Ｍｅｍｏｒｙ Ｍａｔ）、１２は周辺回路、１３は本
発明のテストに使用するボンディングパッド（Ｂｏｎｄ
ｉｎｇ Ｐａｄ）である。これらの５個のパッドを以
後「特定パッド」と呼ぶ。これらのボンディングパッド
はＶｃｃ及びＶｓｓの電源端子、ＲＡＳ￣及びＤｏｕｔ
の通常信号端子、ＴＳで特定されるテスト信号端子から
なる。 これらの端子のうちＴＳ以外は組立後の外部ピンの一部
を構成する。ＴＳ端子については、本実施例では組立後
の外部ピンに対応するものがない場合について説明する
が、いずれかの外部ピンに対応させることも可能である
。これらの外部ピンの数は、例えば、４Ｍ×１タイプの
ＤＲＡＭでは１８ピンである。
プ（Ｃｈｉｐ）領域のうちの一つのチップ領域を示す上
面図である。同図において、１０は被測定メモリチップ
（Ｍｅｍｏｒｙ Ｃｈｉｐ）、１１はメモリマット（
Ｍｅｍｏｒｙ Ｍａｔ）、１２は周辺回路、１３は本
発明のテストに使用するボンディングパッド（Ｂｏｎｄ
ｉｎｇ Ｐａｄ）である。これらの５個のパッドを以
後「特定パッド」と呼ぶ。これらのボンディングパッド
はＶｃｃ及びＶｓｓの電源端子、ＲＡＳ￣及びＤｏｕｔ
の通常信号端子、ＴＳで特定されるテスト信号端子から
なる。 これらの端子のうちＴＳ以外は組立後の外部ピンの一部
を構成する。ＴＳ端子については、本実施例では組立後
の外部ピンに対応するものがない場合について説明する
が、いずれかの外部ピンに対応させることも可能である
。これらの外部ピンの数は、例えば、４Ｍ×１タイプの
ＤＲＡＭでは１８ピンである。
【００１８】図５は上記チップ上に本発明のテストのた
めに設けられたテスト回路のレイアウト（Ｌａｙｏｕｔ
）を示すためのチップ上面図である。同図において、２
０はセルフテスト（Ｓｅｌｆ−ｔｅｓｔ）回路である。
めに設けられたテスト回路のレイアウト（Ｌａｙｏｕｔ
）を示すためのチップ上面図である。同図において、２
０はセルフテスト（Ｓｅｌｆ−ｔｅｓｔ）回路である。
【００１９】図６は半導体装置の製造プロセス（Ｐｒｏ
ｃｅｓｓ）における本発明の位置を示すプロセスフロー
（Ｐｒｏｃｅｓｓ Ｆｌｏｗ）図である。同図におい
て、３１は半導体集積回路のウェハ工程、３２はウェハ
状態で各チップのＤＣ特性を電気的にテストするＤＣテ
スト工程、３３は同様にウェハ状態で各チップのＡＣ特
性その他を電気的にテストするＡＣテスト工程、３４は
これらを総称するウェハテスト工程、３５はダイシング
（Ｄｉｃｉｎｇ）によりウェハを個々のチップに分割す
るウェハ分割工程、３６は前記チップにリード（Ｌｅａ
ｄ）等を取り付けて封止等のパッケージング（Ｐａｃｋ
ａｇｉｎｇ）を行う組立工程、３７は組立が完了した前
記チップ単位で前記ウェハテストと類似の電気的特性テ
ストを行う選別テスト工程である。
ｃｅｓｓ）における本発明の位置を示すプロセスフロー
（Ｐｒｏｃｅｓｓ Ｆｌｏｗ）図である。同図におい
て、３１は半導体集積回路のウェハ工程、３２はウェハ
状態で各チップのＤＣ特性を電気的にテストするＤＣテ
スト工程、３３は同様にウェハ状態で各チップのＡＣ特
性その他を電気的にテストするＡＣテスト工程、３４は
これらを総称するウェハテスト工程、３５はダイシング
（Ｄｉｃｉｎｇ）によりウェハを個々のチップに分割す
るウェハ分割工程、３６は前記チップにリード（Ｌｅａ
ｄ）等を取り付けて封止等のパッケージング（Ｐａｃｋ
ａｇｉｎｇ）を行う組立工程、３７は組立が完了した前
記チップ単位で前記ウェハテストと類似の電気的特性テ
ストを行う選別テスト工程である。
【００２０】図７は本発明のＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
の波形図である。同図において、ＲＡＳ￣はロウ−アド
レス−ストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ ｓｔ
ｒｏｂｅ）信号、ＣＡＳ￣はカラム−アドレス−ストロ
ーブ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ ｓｔｒｏｂ
ｅ）信号、ＷＥ￣はライト−イネーブル（Ｗｒｉｔｅ
Ｅｎａｂｌｅ）信号、ＴＳは本発明のウェハテスト始
動のためのテスト信号である。
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
の波形図である。同図において、ＲＡＳ￣はロウ−アド
レス−ストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ ｓｔ
ｒｏｂｅ）信号、ＣＡＳ￣はカラム−アドレス−ストロ
ーブ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ ｓｔｒｏｂ
ｅ）信号、ＷＥ￣はライト−イネーブル（Ｗｒｉｔｅ
Ｅｎａｂｌｅ）信号、ＴＳは本発明のウェハテスト始
動のためのテスト信号である。
【００２１】図８は本発明のＤＲＡＭのチップ領域の回
路構成を示すメモリ回路ブロック（Ｂｌｏｃｋ）図であ
る。同図において、４１は単位チップ領域、４２は多数
のメモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）を集積した
メモリ−マトリクス（Ｍｅｍｏｒｙ ｍａｔｒｉｘ）
領域、４３は行（Ｒｏｗ）アドレス信号を対応するワー
ド線に割り振るためのＸデコーダ（Ｘ Ｄｅｃｏｄｅ
ｒ）、４４は同様に列アドレス信号を対応するデータ線
に割り振るためのＹデコーダ（Ｙ Ｄｅｃｏｄｅｒ）
、４５はアドレス−マルチプレックス砲式で２回転送さ
れてくる行及び列アドレス信号をそれぞれ上記行アドレ
スデコーダ及び列アドレスデコーダに振り分けるための
アドレス−バッファ（Ａｄｄｒｅｓｓ Ｂｕｆｆｅｒ
）、４６はＲＡＳ￣およびＣＡＳ￣等信号から通常動作
、リフレッシュ動作、及びテスト動作（セルフテストを
含む）等に必要な内部タイミング信号を発生するための
クロック−ジェネレータ（Ｃｌｏｃｋ Ｇｅｎｅｒａ
ｔｏｒ）、４７はテストされる全ビットをカウントため
のプログラム−カウンタ（Ｐｒｏｇｒａｍ Ｃｏｕｎ
ｔｅｒ）、４８はリフレッシュ動作において順次リフレ
ッシュすべき行アドレス及びテスト動作のときに順次書
き込み又は読みだしを行う行アドレス等をカウントする
ためのリフレッシュ−カウンタ（Ｒｅｆｒｅｓｈ Ｃ
ｏｕｎｔｅｒ）、４９はテストのための各種データパタ
ーンを発生するためのデータ−ジェネレータ（Ｄａｔａ
Ｇｅｎｅｒａｔｏｒ）、５０は本発明のセルフテスト動
作を制御及びテストパターンを発生するためのテスト制
御回路及びパターン（Ｐａｔｔｅｒｎ）ＲＯＭ、５１は
各種の動作モードにおいてメモリセルへのデータの書き
込み読みだしを行うための書き込み読み出し回路、５２
はテスト動作時に書き込まれたデータと読みだされたデ
ータの間の一致不一致を判定するための判定回路である
。
路構成を示すメモリ回路ブロック（Ｂｌｏｃｋ）図であ
る。同図において、４１は単位チップ領域、４２は多数
のメモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）を集積した
メモリ−マトリクス（Ｍｅｍｏｒｙ ｍａｔｒｉｘ）
領域、４３は行（Ｒｏｗ）アドレス信号を対応するワー
ド線に割り振るためのＸデコーダ（Ｘ Ｄｅｃｏｄｅ
ｒ）、４４は同様に列アドレス信号を対応するデータ線
に割り振るためのＹデコーダ（Ｙ Ｄｅｃｏｄｅｒ）
、４５はアドレス−マルチプレックス砲式で２回転送さ
れてくる行及び列アドレス信号をそれぞれ上記行アドレ
スデコーダ及び列アドレスデコーダに振り分けるための
アドレス−バッファ（Ａｄｄｒｅｓｓ Ｂｕｆｆｅｒ
）、４６はＲＡＳ￣およびＣＡＳ￣等信号から通常動作
、リフレッシュ動作、及びテスト動作（セルフテストを
含む）等に必要な内部タイミング信号を発生するための
クロック−ジェネレータ（Ｃｌｏｃｋ Ｇｅｎｅｒａ
ｔｏｒ）、４７はテストされる全ビットをカウントため
のプログラム−カウンタ（Ｐｒｏｇｒａｍ Ｃｏｕｎ
ｔｅｒ）、４８はリフレッシュ動作において順次リフレ
ッシュすべき行アドレス及びテスト動作のときに順次書
き込み又は読みだしを行う行アドレス等をカウントする
ためのリフレッシュ−カウンタ（Ｒｅｆｒｅｓｈ Ｃ
ｏｕｎｔｅｒ）、４９はテストのための各種データパタ
ーンを発生するためのデータ−ジェネレータ（Ｄａｔａ
Ｇｅｎｅｒａｔｏｒ）、５０は本発明のセルフテスト動
作を制御及びテストパターンを発生するためのテスト制
御回路及びパターン（Ｐａｔｔｅｒｎ）ＲＯＭ、５１は
各種の動作モードにおいてメモリセルへのデータの書き
込み読みだしを行うための書き込み読み出し回路、５２
はテスト動作時に書き込まれたデータと読みだされたデ
ータの間の一致不一致を判定するための判定回路である
。
【００２２】図９は前記パターンＲＯＭの一部のＲＯＭ
パターンの内容を例示するＲＯＭパターン図である。
パターンの内容を例示するＲＯＭパターン図である。
【００２３】次にこれらの図をもとに本発明の実施手順
を説明する。先ず、ウェハ工程３１（図６）が完了した
（ほぼ完了を含む）Ｓｉウェハ３（例えば８インチウェ
ハ）を図１のようにテストステージ２上に載置する。こ
のＳｉウェハ上面には数百個の単位チップ領域を含む。 次に、図１のように上記各チップ１０の特定パッド１３
にプローブピン４を当てて電気的接触がとられた状態に
保持する。この状態でテスター７はセルフテストの起動
手続きに対応する第１の起動信号を上記複数の特定パッ
ドを通して各チップに供給する。先ず、各チップに電源
が供給された状態で待機状態の各チップごとのスタンバ
イ（Ｓｔａｎｄｂｙ）消費電流が所定の範囲にあるか否
かが上記テスタ７によって測定される（第１のＤＣテス
ト）。これらのテスト結果は上記テスタ７のテスト結果
メモリにストア（Ｓｔｏｒｅ）される。このスタンバイ
電流が正常であった各チップに対して、上記テスタは次
のステップに移るように上記複数の特定パッドを介して
次のテストのための第２の起動信号を送出する。この第
２の起動信号を受けた各チップは自動的に書き込み状態
にされ、一定の書き込み動作を繰り返している状態で動
作時消費電流の測定が上記Ｖｃｃ及びＶｓｓの電源端子
を介して上記テスタ７により実行される（第２のＤＣテ
スト）。このテスト結果は上と同様に上記テスタの上記
テスト結果メモリにストアされる。この動作時消費電流
の値が所定の範囲にあるものについては先と同様にテス
タ７は図７に示すようなタイミングでＲＡＳ￣及びＴＳ
端子を介して第３の起動信号を送出する。各チップはこ
の第３の起動信号に基づいて図７に示すように各チップ
内部においてＣＡＳ￣及びＷＥ￣等のタイミング信号を
順次発生して所定テストパターンのＡＣファンクション
（Ｆｕｎｃｔｉｏｎ）テストを実行する。テストパター
ンについては図９にマーチングパターン（Ｍａｒｃｈｉ
ｎｇ Ｐａｔｔｅｒｎ）を例示する。なお、テストパ
ターンはマーチングに限らずチェッカーボード（Ｃｈｅ
ｃｋｅｒ Ｂｏａｒｄ）等も選択的に実施させること
もできる。これらの各種パターンテストの結果は図８に
示すように判定回路５２で判定され、書き込みデータと
それらに対応する読みだしデータが一つでも不一致の場
合は不良と判定し、その結果はず８のＤｏｕｔ端子から
上記テスタの上記テスト結果メモリに向けて送出され、
そこにストアされる。その後、図７に示すように各チッ
プはその内部において自動的にリセットされる。
を説明する。先ず、ウェハ工程３１（図６）が完了した
（ほぼ完了を含む）Ｓｉウェハ３（例えば８インチウェ
ハ）を図１のようにテストステージ２上に載置する。こ
のＳｉウェハ上面には数百個の単位チップ領域を含む。 次に、図１のように上記各チップ１０の特定パッド１３
にプローブピン４を当てて電気的接触がとられた状態に
保持する。この状態でテスター７はセルフテストの起動
手続きに対応する第１の起動信号を上記複数の特定パッ
ドを通して各チップに供給する。先ず、各チップに電源
が供給された状態で待機状態の各チップごとのスタンバ
イ（Ｓｔａｎｄｂｙ）消費電流が所定の範囲にあるか否
かが上記テスタ７によって測定される（第１のＤＣテス
ト）。これらのテスト結果は上記テスタ７のテスト結果
メモリにストア（Ｓｔｏｒｅ）される。このスタンバイ
電流が正常であった各チップに対して、上記テスタは次
のステップに移るように上記複数の特定パッドを介して
次のテストのための第２の起動信号を送出する。この第
２の起動信号を受けた各チップは自動的に書き込み状態
にされ、一定の書き込み動作を繰り返している状態で動
作時消費電流の測定が上記Ｖｃｃ及びＶｓｓの電源端子
を介して上記テスタ７により実行される（第２のＤＣテ
スト）。このテスト結果は上と同様に上記テスタの上記
テスト結果メモリにストアされる。この動作時消費電流
の値が所定の範囲にあるものについては先と同様にテス
タ７は図７に示すようなタイミングでＲＡＳ￣及びＴＳ
端子を介して第３の起動信号を送出する。各チップはこ
の第３の起動信号に基づいて図７に示すように各チップ
内部においてＣＡＳ￣及びＷＥ￣等のタイミング信号を
順次発生して所定テストパターンのＡＣファンクション
（Ｆｕｎｃｔｉｏｎ）テストを実行する。テストパター
ンについては図９にマーチングパターン（Ｍａｒｃｈｉ
ｎｇ Ｐａｔｔｅｒｎ）を例示する。なお、テストパ
ターンはマーチングに限らずチェッカーボード（Ｃｈｅ
ｃｋｅｒ Ｂｏａｒｄ）等も選択的に実施させること
もできる。これらの各種パターンテストの結果は図８に
示すように判定回路５２で判定され、書き込みデータと
それらに対応する読みだしデータが一つでも不一致の場
合は不良と判定し、その結果はず８のＤｏｕｔ端子から
上記テスタの上記テスト結果メモリに向けて送出され、
そこにストアされる。その後、図７に示すように各チッ
プはその内部において自動的にリセットされる。
【００２４】更に上記図７及び図８に基づいて回路動作
の説明を行う。ＴＳ端子及びＲＡＳ￣端子から入力され
た第１の起動信号に基づいてテスト制御回路はそのチッ
プを待機状態に設定する。その状態で待機時の電源電流
の測定が完了すると上記テスタ７からＴＳ端子及びＲＡ
Ｓ￣端子を介して第２の起動信号が入力される。この信
号に基づいてテスト制御回路５０はプログラムカウンタ
４７、リフレッシュカウンタ４８、データジェネレータ
４９その他を制御して一定の書き込み状態に設定する。 その状態において動作時の電源電流が測定される。更に
、ＴＳ端子及びＲＡＳ￣端子を介して図７に示すように
第３の起動信号が入力されるクロックジェネレータ４６
はＣＡＳ￣及びＷＥ￣等のタイミング信号を発生する。 一方、パターンＲＯＭ５０は上記起動信号に基づいて所
望のテストパターンを発生する。更に、プログラムカウ
ンタ４７は被検査メモリの全ビットを順次カウントアッ
プする。アドレスの方は、リフレッシュカウンタ４８に
より順次発生される。データはアドレスに対応してデー
タジェネレータから同様に発生される。これらの結果の
合否判定は、読み出し時にビットごとの判定を判定回路
５２により実施し、全てのデータが一致したときには合
格の、一つでも一致しないときは不合格の信号を上記Ｄ
ｏｕｔ端子から送出して上記テスタ７の上記テスト結果
メモリにストアする。その後、テスト制御回路５０はそ
のチップをリセット状態に設定し、セルフテストを完了
する。
の説明を行う。ＴＳ端子及びＲＡＳ￣端子から入力され
た第１の起動信号に基づいてテスト制御回路はそのチッ
プを待機状態に設定する。その状態で待機時の電源電流
の測定が完了すると上記テスタ７からＴＳ端子及びＲＡ
Ｓ￣端子を介して第２の起動信号が入力される。この信
号に基づいてテスト制御回路５０はプログラムカウンタ
４７、リフレッシュカウンタ４８、データジェネレータ
４９その他を制御して一定の書き込み状態に設定する。 その状態において動作時の電源電流が測定される。更に
、ＴＳ端子及びＲＡＳ￣端子を介して図７に示すように
第３の起動信号が入力されるクロックジェネレータ４６
はＣＡＳ￣及びＷＥ￣等のタイミング信号を発生する。 一方、パターンＲＯＭ５０は上記起動信号に基づいて所
望のテストパターンを発生する。更に、プログラムカウ
ンタ４７は被検査メモリの全ビットを順次カウントアッ
プする。アドレスの方は、リフレッシュカウンタ４８に
より順次発生される。データはアドレスに対応してデー
タジェネレータから同様に発生される。これらの結果の
合否判定は、読み出し時にビットごとの判定を判定回路
５２により実施し、全てのデータが一致したときには合
格の、一つでも一致しないときは不合格の信号を上記Ｄ
ｏｕｔ端子から送出して上記テスタ７の上記テスト結果
メモリにストアする。その後、テスト制御回路５０はそ
のチップをリセット状態に設定し、セルフテストを完了
する。
【００２５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られるものの効果を記載すれば以下
のとうりである。
的なものによって得られるものの効果を記載すれば以下
のとうりである。
【００２６】すなわち、高集積メモリのウェハテストに
際して、ほぼ全てのチップに少数のプローブピンを立て
ることによって、各チップについてそのピンの一つから
セルフテスト始動信号を入力することにより全チップに
ついて一斉にテストを実行することにより、短時間でメ
モリテストを完了することができる。
際して、ほぼ全てのチップに少数のプローブピンを立て
ることによって、各チップについてそのピンの一つから
セルフテスト始動信号を入力することにより全チップに
ついて一斉にテストを実行することにより、短時間でメ
モリテストを完了することができる。
【００２７】以上、本願発明の背景となった技術分野、
すなわち、メモリテストについて説明したが、本発明は
それに限定されることなく本発明の要旨を逸脱しない範
囲で種々変形可能であることはいうまでもない。例えば
、マイクロコンピュータ（Ｍｉｃｒｏｃｏｍｐｕｔｅｒ
）ＩＣ、ロジック（Ｌｏｇｉｃ）ＩＣ、リニア（Ｌｉｎ
ｅａｒ）ＩＣなどにも適用できる。
すなわち、メモリテストについて説明したが、本発明は
それに限定されることなく本発明の要旨を逸脱しない範
囲で種々変形可能であることはいうまでもない。例えば
、マイクロコンピュータ（Ｍｉｃｒｏｃｏｍｐｕｔｅｒ
）ＩＣ、ロジック（Ｌｏｇｉｃ）ＩＣ、リニア（Ｌｉｎ
ｅａｒ）ＩＣなどにも適用できる。
【図１】本発明のウェハテストの状態を示すプローバの
側面説明図である。
側面説明図である。
【図２】上記本発明のテスト状態の要部を示す斜視図で
ある。
ある。
【図３】プローブカードの模式正断面図である。
【図４】被測定ウェハ上の多数のチップ領域のうちの一
つのチップ領域を示す上面図である。
つのチップ領域を示す上面図である。
【図５】上記チップ上に本発明のテストのために設けら
れたテスト回路のレイアウトを示すためのチップ上面図
である。
れたテスト回路のレイアウトを示すためのチップ上面図
である。
【図６】半導体装置の製造プロセスにおける本発明の位
置を示すプロセスフロー図である。
置を示すプロセスフロー図である。
【図７】本発明のＤＲＡＭの波形図である。
【図８】本発明のＤＲＡＭのチップ領域の回路構成を示
すメモリ回路ブロック図である。
すメモリ回路ブロック図である。
【図９】パターンＲＯＭの一部のＲＯＭパターンの内容
を例示するＲＯＭパターン図である。
を例示するＲＯＭパターン図である。
１…プローバ、２…ＸＹステージ、３…被測定ウェハ、
４…プローブピン、５…プローブカード、６…インター
フェースバス、７…テスタ、８…多層電源信号配線、１
０…被測定チップ、１１…メモリマット、１２…周辺回
路、１３…ボンディングパット、２０…セルフテスト回
路、３１…ウェハプロセス、３２…ＤＣテスト、３３…
ＡＣテスト、３４…ウェハテスト、３５…ウェハ分割、
３６…組立、３７…選別テスト、４１…チップ領域、４
２…メモリマトリクス、４３…Ｘデコーダ、４４…Ｙデ
コーダ、４５…アドレスバッファ、４６…クロックジェ
ネレータ、４７…プログラムカウンタ、４８…リフレッ
シュカウンタ、４９…データジェネレータ、５０…テス
ト制御回路及びパターンＲＯＭ、５１…書き込み読み出
し回路、５２…判定回路。
４…プローブピン、５…プローブカード、６…インター
フェースバス、７…テスタ、８…多層電源信号配線、１
０…被測定チップ、１１…メモリマット、１２…周辺回
路、１３…ボンディングパット、２０…セルフテスト回
路、３１…ウェハプロセス、３２…ＤＣテスト、３３…
ＡＣテスト、３４…ウェハテスト、３５…ウェハ分割、
３６…組立、３７…選別テスト、４１…チップ領域、４
２…メモリマトリクス、４３…Ｘデコーダ、４４…Ｙデ
コーダ、４５…アドレスバッファ、４６…クロックジェ
ネレータ、４７…プログラムカウンタ、４８…リフレッ
シュカウンタ、４９…データジェネレータ、５０…テス
ト制御回路及びパターンＲＯＭ、５１…書き込み読み出
し回路、５２…判定回路。
Claims (9)
- 【請求項１】 以下の工程よりなる半導体集積回路メ
モリ装置ウェハの電気的テスト方法： （ａ）半導体集積回路メモリ装置を半導体ウェハ上に形
成するためのウェハ工程を完了した多数のメモリチップ
領域を有する集積回路ウェハをテストステージに載置す
る工程； （ｂ）上記多数のメモリチップのうちテストすべきチッ
プのほぼ全てに対して、組立後の上記各チップの外部ピ
ン数の半分以下の数の外部テスト端子を接触させる工程
； （ｃ）上記（ｂ）の状態にて上記各チップに接触させた
上記複数の外部テスト端子のうち少なくとも一つのテス
ト始動信号用外部テスト端子よりＤＣテスト始動信号を
入力する工程； （ｄ）上記ＤＣテスト始動信号に基づいて上記各チップ
をテストに必要な所定の動作状態に上記各チップ内部に
おいて自動的に設定する工程； （ｅ）上記（ｄ）の所定の動作状態において所望のＤＣ
特性を測定する工程。 - 【請求項２】上記所望のＤＣ特性は上記各チップの消費
電力又は消費電流である請求項１の半導体集積回路メモ
リ装置ウェハの電気的テスト方法。 - 【請求項３】上記所望のＤＣ特性の測定は上記複数の外
部テスト端子のうち上記テスト始動信号用外部テスト端
子以外の少なくとも一つの電源供給用外部テスト端子を
介して行われる請求項２の半導体集積回路メモリ装置ウ
ェハの電気的テスト方法。 - 【請求項４】 以下の工程よりなる半導体集積回路メ
モリ装置ウェハの電気的テスト方法： （ａ）半導体集積回路メモリ装置を半導体ウェハ上に形
成するためのウェハ工程を完了した多数のメモリチップ
領域を有する集積回路ウェハをテストステージに載置す
る工程； （ｂ）上記多数のメモリチップのうちテストすべきチッ
プのほぼ全てに対して、組立後の上記各チップの外部ピ
ン数の半分以下の数の外部テスト端子を接触させる工程
； （ｃ）上記（ｂ）の状態にて上記各チップに接触させた
上記複数の外部テスト端子のうち少なくとも一つのテス
ト始動信号用外部テスト端子よりＡＣテスト始動信号を
入力する工程； （ｄ）上記ＡＣテスト始動信号に基づいて上記各チップ
を所定のＡＣテストのテストモードに対応する動作状態
に上記各チップ内部において自動的に設定し、上記各チ
ップ内部において自動的に順次上記テストモードのＡＣ
特性を測定を実行する工程。 - 【請求項５】上記ＡＣテストはＡＣファンクションテス
トである請求項４の半導体集積回路メモリ装置ウェハの
電気的テスト方法。 - 【請求項６】上記テストモードに対応するテストパター
ンの発生及び読み出された記憶データの成否の判定は上
記各チップ内において行われる請求項５の半導体集積回
路メモリ装置ウェハの電気的テスト方法。 - 【請求項７】上記テストの結果は上記複数の外部テスト
端子のうち少なくとも一つの外部テスト端子を介して上
記ウェハの外部に出力される請求項６の半導体集積回路
メモリ装置ウェハの電気的テスト方法。 - 【請求項８】半導体ウェハ上に多数形成されたメモリチ
ップをほぼ同時にテストするフルウェハテスト方法にお
いて、ＤＣテストとＡＣテストを連続的に実行すること
を特徴とするウェハ状態における多数のメモリチップの
フルウェハテスト方法。 - 【請求項９】上記ＡＣテストに必要なテストパターンは
上記ウェハ上の各チップ内において発生されることを特
徴とする請求項８のウェハ状態における多数のメモリチ
ップのフルウェハテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198391A JPH04322441A (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路装置、その検査方法及びそれに使用する検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198391A JPH04322441A (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路装置、その検査方法及びそれに使用する検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322441A true JPH04322441A (ja) | 1992-11-12 |
Family
ID=14041719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9198391A Pending JPH04322441A (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路装置、その検査方法及びそれに使用する検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5862147A (en) * | 1996-04-22 | 1999-01-19 | Nec Corporation | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
| US7142000B2 (en) | 1993-11-16 | 2006-11-28 | Formfactor, Inc. | Mounting spring elements on semiconductor devices, and wafer-level testing methodology |
| WO2007017956A1 (ja) * | 2005-08-09 | 2007-02-15 | Kabushiki Kaisha Nihon Micronics | プローブ組立体 |
-
1991
- 1991-04-23 JP JP9198391A patent/JPH04322441A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7142000B2 (en) | 1993-11-16 | 2006-11-28 | Formfactor, Inc. | Mounting spring elements on semiconductor devices, and wafer-level testing methodology |
| US5862147A (en) * | 1996-04-22 | 1999-01-19 | Nec Corporation | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
| WO2007017956A1 (ja) * | 2005-08-09 | 2007-02-15 | Kabushiki Kaisha Nihon Micronics | プローブ組立体 |
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