JPH04322560A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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- JPH04322560A JPH04322560A JP3118039A JP11803991A JPH04322560A JP H04322560 A JPH04322560 A JP H04322560A JP 3118039 A JP3118039 A JP 3118039A JP 11803991 A JP11803991 A JP 11803991A JP H04322560 A JPH04322560 A JP H04322560A
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- 102100025368 Runt-related transcription factor 2 Human genes 0.000 abstract description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオカメラ等に用い
られる映像信号処理回路に関する。
られる映像信号処理回路に関する。
【０００２】
【従来の技術】ビデオカメラをデジタル化することで部
品点数の削減、調整工程の削減、安定度の向上、高画質
化、高機能化等のメリットが期待できるが、回路を構成
する上でいくつかの考慮しなければならない事項、例え
ばアナログ・デジタル（Ａ−Ｄ）変換器の量子化精度が
ある。従来、カメラの撮像素子（例えば、ＣＣＤ）の出
力信号を量子化する場合にはガンマ補正や信号のダイナ
ミックレンジをとる必要から他の映像機器に比べて高い
量子化精度が要求され、図５（Ａ）に示すように９〜１
０ビットのＡ−Ｄ変換器１０２で直線量子化する方法や
、図５（Ｂ）に示すようにアナログ処理によりガンマ補
正回路１０３で補正した後に８ビットのＡ−Ｄ変換器１
０４で量子化し、結果的に非直線量子化する方法が知ら
れている。なお、１００はＣＣＤ、１０１はサンプル・
ホ−ルド回路である。
品点数の削減、調整工程の削減、安定度の向上、高画質
化、高機能化等のメリットが期待できるが、回路を構成
する上でいくつかの考慮しなければならない事項、例え
ばアナログ・デジタル（Ａ−Ｄ）変換器の量子化精度が
ある。従来、カメラの撮像素子（例えば、ＣＣＤ）の出
力信号を量子化する場合にはガンマ補正や信号のダイナ
ミックレンジをとる必要から他の映像機器に比べて高い
量子化精度が要求され、図５（Ａ）に示すように９〜１
０ビットのＡ−Ｄ変換器１０２で直線量子化する方法や
、図５（Ｂ）に示すようにアナログ処理によりガンマ補
正回路１０３で補正した後に８ビットのＡ−Ｄ変換器１
０４で量子化し、結果的に非直線量子化する方法が知ら
れている。なお、１００はＣＣＤ、１０１はサンプル・
ホ−ルド回路である。
【０００３】
【発明が解決しようとする課題】従来の技術で述べたも
ののうち前者においては、高ビットのＡ−Ｄ変換器の消
費電力が大であり、且つコストがアップするという問題
点を有していた。また、後者においては、消費電力とコ
ストの問題は解決できるもののビデオカメラのような単
板ＣＣＤの出力信号に対応するには色多重化されたＣＣ
Ｄの出力信号をガンマ補正処理する必要が生じ、位相特
性の劣化、色偽信号の発生など画質劣化が生じやすく、
また高帯域ガンマ補正回路も別チップで必要となってし
まうという問題点を有していた。
ののうち前者においては、高ビットのＡ−Ｄ変換器の消
費電力が大であり、且つコストがアップするという問題
点を有していた。また、後者においては、消費電力とコ
ストの問題は解決できるもののビデオカメラのような単
板ＣＣＤの出力信号に対応するには色多重化されたＣＣ
Ｄの出力信号をガンマ補正処理する必要が生じ、位相特
性の劣化、色偽信号の発生など画質劣化が生じやすく、
また高帯域ガンマ補正回路も別チップで必要となってし
まうという問題点を有していた。
【０００４】
【課題を解決するための手段】上記課題を解決すべき本
発明は、撮像する光学像を電気信号に変換する固体撮像
素子と、この固体撮像素子の出力信号を前記固体撮像素
子の駆動クロックの１／２の周波数のサンプルパルスで
サンプル・ホ−ルドする第１サンプル・ホ−ルド手段と
、この第１サンプル・ホ−ルド手段と同一周波数で位相
が１８０°異なるサンプルパルスで前記固体撮像素子の
出力信号をサンプル・ホ−ルドする第２サンプル・ホ−
ルド手段と、前記第１サンプル・ホ−ルド手段の出力信
号を前記固体撮像素子の駆動クロックと同一周波数のク
ロックで量子化する第１アナログ・デジタル変換手段と
、前記第２サンプル・ホ−ルド手段の出力信号を前記第
１アナログ・デジタル変換手段と同一クロックで量子化
する第２アナログ・デジタル変換手段と、前記第１アナ
ログ・デジタル変換手段の出力信号のｎクロック目のデ
−タと（ｎ＋１）クロック目のデ−タ（ｎは任意の整数
）を加算する第１加算手段と、前記第２アナログ・デジ
タル変換手段の出力信号のｎクロック目のデ−タと（ｎ
＋１）クロック目のデ−タを加算する第２加算手段と、
前記第１加算手段と第２加算手段の出力信号を前記固体
撮像素子の駆動クロックと同一周波数で選択して一系統
のデジタル信号を出力するデ−タセレクト手段とから構
成したものである。また、前記第１サンプル・ホ−ルド
手段と第２サンプル・ホ−ルド手段に相関二重サンプリ
ング（ＣＤＳ）回路を用いてもよい。
発明は、撮像する光学像を電気信号に変換する固体撮像
素子と、この固体撮像素子の出力信号を前記固体撮像素
子の駆動クロックの１／２の周波数のサンプルパルスで
サンプル・ホ−ルドする第１サンプル・ホ−ルド手段と
、この第１サンプル・ホ−ルド手段と同一周波数で位相
が１８０°異なるサンプルパルスで前記固体撮像素子の
出力信号をサンプル・ホ−ルドする第２サンプル・ホ−
ルド手段と、前記第１サンプル・ホ−ルド手段の出力信
号を前記固体撮像素子の駆動クロックと同一周波数のク
ロックで量子化する第１アナログ・デジタル変換手段と
、前記第２サンプル・ホ−ルド手段の出力信号を前記第
１アナログ・デジタル変換手段と同一クロックで量子化
する第２アナログ・デジタル変換手段と、前記第１アナ
ログ・デジタル変換手段の出力信号のｎクロック目のデ
−タと（ｎ＋１）クロック目のデ−タ（ｎは任意の整数
）を加算する第１加算手段と、前記第２アナログ・デジ
タル変換手段の出力信号のｎクロック目のデ−タと（ｎ
＋１）クロック目のデ−タを加算する第２加算手段と、
前記第１加算手段と第２加算手段の出力信号を前記固体
撮像素子の駆動クロックと同一周波数で選択して一系統
のデジタル信号を出力するデ−タセレクト手段とから構
成したものである。また、前記第１サンプル・ホ−ルド
手段と第２サンプル・ホ−ルド手段に相関二重サンプリ
ング（ＣＤＳ）回路を用いてもよい。
【０００５】
【作用】等化的に量子化精度が１ビット向上する。
【０００６】
【実施例】以下に本発明の実施例を添付図面に基づいて
説明する。図１は本発明に係る映像信号処理回路の構成
図、図２は同じくタイミングチャ−トである。
説明する。図１は本発明に係る映像信号処理回路の構成
図、図２は同じくタイミングチャ−トである。
【０００７】映像信号処理回路は、固体撮像素子である
ＣＣＤ１の出力信号Ｓ１をサンプル・ホ−ルドする第１
と第２のサンプル・ホ−ルド回路２，３と、第１と第２
のサンプル・ホ−ルド回路２，３の夫々の出力信号Ｓ２
，Ｓ３を量子化する８ビットの第１と第２のＡ−Ｄ変換
器４，５と、第１と第２のＡ−Ｄ変換器４，５の出力信
号Ｓ４，Ｓ５の夫々のｎクロック目のデ−タと（ｎ＋１
）クロック目のデ−タ（ｎは任意の整数）を加算するラ
ッチ回路６，７と加算回路８，９からなる第１と第２の
加算手段１０，１１と、第１と第２の加算手段１０，１
１の出力信号Ｓ８，Ｓ９を選択して一系統のデジタル信
号Ｓ１０を出力するデ−タセレクト回路１２とから構成
されている。
ＣＣＤ１の出力信号Ｓ１をサンプル・ホ−ルドする第１
と第２のサンプル・ホ−ルド回路２，３と、第１と第２
のサンプル・ホ−ルド回路２，３の夫々の出力信号Ｓ２
，Ｓ３を量子化する８ビットの第１と第２のＡ−Ｄ変換
器４，５と、第１と第２のＡ−Ｄ変換器４，５の出力信
号Ｓ４，Ｓ５の夫々のｎクロック目のデ−タと（ｎ＋１
）クロック目のデ−タ（ｎは任意の整数）を加算するラ
ッチ回路６，７と加算回路８，９からなる第１と第２の
加算手段１０，１１と、第１と第２の加算手段１０，１
１の出力信号Ｓ８，Ｓ９を選択して一系統のデジタル信
号Ｓ１０を出力するデ−タセレクト回路１２とから構成
されている。
【０００８】第１サンプル・ホ−ルド回路２はＣＣＤ１
の駆動クロックＣＰの１／２の周波数のサンプルパルス
ＳＰ１でＣＣＤ１の出力信号Ｓ１をサンプル・ホ−ルド
し、第２サンプル・ホ−ルド回路３はサンプルパルスＳ
Ｐ１と同一周波数で位相が１８０°異なるサンプルパル
スＳＰ２でＣＣＤ１の出力信号Ｓ１をサンプル・ホ−ル
ドする。第１と第２のＡ−Ｄ変換器４，５は夫々ＣＣＤ
１の駆動クロックＣＰ１と同一周波数のクロックＣＰ２
で第１と第２のサンプル・ホ−ルド回路２，３の出力信
号Ｓ２，Ｓ３を量子化する。
の駆動クロックＣＰの１／２の周波数のサンプルパルス
ＳＰ１でＣＣＤ１の出力信号Ｓ１をサンプル・ホ−ルド
し、第２サンプル・ホ−ルド回路３はサンプルパルスＳ
Ｐ１と同一周波数で位相が１８０°異なるサンプルパル
スＳＰ２でＣＣＤ１の出力信号Ｓ１をサンプル・ホ−ル
ドする。第１と第２のＡ−Ｄ変換器４，５は夫々ＣＣＤ
１の駆動クロックＣＰ１と同一周波数のクロックＣＰ２
で第１と第２のサンプル・ホ−ルド回路２，３の出力信
号Ｓ２，Ｓ３を量子化する。
【０００９】第１と第２の加算手段１０，１１において
は、ラッチ回路６，７がともに第１と第２のＡ−Ｄ変換
器４，５と共通のクロックＣＰ２で夫々第１と第２のＡ
−Ｄ変換器４，５の出力信号Ｓ４，Ｓ５を１クロックだ
け遅延させ、次に加算回路８，９で遅延前後のデ−タで
ある第１と第２のＡ−Ｄ変換器４，５の出力信号Ｓ４，
Ｓ５とラッチ回路６，７の出力信号Ｓ６，Ｓ７を加算し
て信号Ｓ８，Ｓ９を出力する。更に、デ−タセレクト回
路１２では第１と第２の加算手段１０，１１の出力信号
Ｓ８，Ｓ９をＣＣＤ１の駆動クロックＣＰ１と同一周波
数で所望の配列にしてデジタル信号Ｓ１０を出力する。
は、ラッチ回路６，７がともに第１と第２のＡ−Ｄ変換
器４，５と共通のクロックＣＰ２で夫々第１と第２のＡ
−Ｄ変換器４，５の出力信号Ｓ４，Ｓ５を１クロックだ
け遅延させ、次に加算回路８，９で遅延前後のデ−タで
ある第１と第２のＡ−Ｄ変換器４，５の出力信号Ｓ４，
Ｓ５とラッチ回路６，７の出力信号Ｓ６，Ｓ７を加算し
て信号Ｓ８，Ｓ９を出力する。更に、デ−タセレクト回
路１２では第１と第２の加算手段１０，１１の出力信号
Ｓ８，Ｓ９をＣＣＤ１の駆動クロックＣＰ１と同一周波
数で所望の配列にしてデジタル信号Ｓ１０を出力する。
【００１０】以上のように構成された映像信号処理回路
の動作を図２で説明する。ＣＣＤ１の出力信号Ｓ１に示
すＡ，Ｂ，Ｃ，Ｄ・・・は各画素信号に対応している。 第１サンプル・ホ−ルド回路２はサンプルパルスＳＰ１
が供給されると、ＣＣＤ１の出力信号Ｓ１の画素信号の
うち、Ｂ，Ｄ，Ｆ，Ｈ・・・をサンプリングして各デ−
タを２画素にわたりホ−ルドし信号Ｓ２を出力する。同
様に、第２サンプル・ホ−ルド回路３はサンプルパルス
ＳＰ２が供給されるとＣＣＤ１の出力信号Ｓ１の画素信
号のうちＡ，Ｃ，Ｅ，Ｇ・・・をサンプリングして各デ
−タを２画素にわたりホ−ルドし信号Ｓ３を出力する。
の動作を図２で説明する。ＣＣＤ１の出力信号Ｓ１に示
すＡ，Ｂ，Ｃ，Ｄ・・・は各画素信号に対応している。 第１サンプル・ホ−ルド回路２はサンプルパルスＳＰ１
が供給されると、ＣＣＤ１の出力信号Ｓ１の画素信号の
うち、Ｂ，Ｄ，Ｆ，Ｈ・・・をサンプリングして各デ−
タを２画素にわたりホ−ルドし信号Ｓ２を出力する。同
様に、第２サンプル・ホ−ルド回路３はサンプルパルス
ＳＰ２が供給されるとＣＣＤ１の出力信号Ｓ１の画素信
号のうちＡ，Ｃ，Ｅ，Ｇ・・・をサンプリングして各デ
−タを２画素にわたりホ−ルドし信号Ｓ３を出力する。
【００１１】出力信号Ｓ２，Ｓ３はＣＣＤ１の駆動クロ
ックＣＰ１と同一周波数のクロックＣＰ２で夫々第１と
第２のＡーＤ変換器４，５で量子化され信号Ｓ４，Ｓ５
となる。ここで、同じアナログデ−タＡを量子化しても
ＡとＡ’の差がデジタルデ−タに生じる。このＡとＡ’
の差はＡ−Ｄ変換における直線性誤差によるもので、通
常最大±１／２ＬＳＢになる。
ックＣＰ１と同一周波数のクロックＣＰ２で夫々第１と
第２のＡーＤ変換器４，５で量子化され信号Ｓ４，Ｓ５
となる。ここで、同じアナログデ−タＡを量子化しても
ＡとＡ’の差がデジタルデ−タに生じる。このＡとＡ’
の差はＡ−Ｄ変換における直線性誤差によるもので、通
常最大±１／２ＬＳＢになる。
【００１２】第１と第２のＡ−Ｄ変換器４，５の出力信
号Ｓ４，Ｓ５は夫々ラッチ回路６，７で１クロック遅延
されて信号Ｓ６，Ｓ７となり、更に加算回路８，９で夫
々遅延前後の信号Ｓ４，Ｓ５と信号Ｓ６，Ｓ７が加算さ
れ、信号Ｓ８，Ｓ９になる。この信号Ｓ８，Ｓ９から夫
々ペアになったＡ＋Ａ’，Ｂ＋Ｂ’，Ｃ＋Ｃ’，・・・
のような順序にデ−タセレクト回路１２で配列し直すと
信号Ｓ１０が得られる。信号Ｓ１０は同一デ−タを加算
することにより本来の量子化誤差が圧縮されて１／２の
誤差となり、等価的に量子化精度が１ビット向上する。
号Ｓ４，Ｓ５は夫々ラッチ回路６，７で１クロック遅延
されて信号Ｓ６，Ｓ７となり、更に加算回路８，９で夫
々遅延前後の信号Ｓ４，Ｓ５と信号Ｓ６，Ｓ７が加算さ
れ、信号Ｓ８，Ｓ９になる。この信号Ｓ８，Ｓ９から夫
々ペアになったＡ＋Ａ’，Ｂ＋Ｂ’，Ｃ＋Ｃ’，・・・
のような順序にデ−タセレクト回路１２で配列し直すと
信号Ｓ１０が得られる。信号Ｓ１０は同一デ−タを加算
することにより本来の量子化誤差が圧縮されて１／２の
誤差となり、等価的に量子化精度が１ビット向上する。
【００１３】信号Ｓ１０を処理する後段のデジタル回路
はビデオカメラのプロセスＩＣに含めればよく、全体の
デジタルプロセスから見てほとんど規模の拡大にはなら
ない。
はビデオカメラのプロセスＩＣに含めればよく、全体の
デジタルプロセスから見てほとんど規模の拡大にはなら
ない。
【００１４】図３は、図１における第１と第２のサンプ
ル・ホ−ルド回路２，３を相関二重サンプリング（ＣＤ
Ｓ）回路２０，２１に置き換え、他の構成要素は同様に
した構成図である。図４は、ＣＤＳ回路２０，２１を用
いた場合のＣＣＤ１の出力信号Ｓ１とＣＤＳ回路２０，
２１の各パルスとのタイミングチャ−トである。
ル・ホ−ルド回路２，３を相関二重サンプリング（ＣＤ
Ｓ）回路２０，２１に置き換え、他の構成要素は同様に
した構成図である。図４は、ＣＤＳ回路２０，２１を用
いた場合のＣＣＤ１の出力信号Ｓ１とＣＤＳ回路２０，
２１の各パルスとのタイミングチャ−トである。
【００１５】ＣＣＤ１の出力信号Ｓ１は、本来の信号と
信号検出時のリセット雑音が重畳している。そこで、先
ずＣＣＤ１の出力信号Ｓ１のうちリセット雑音のみ現れ
るフィ−ドスル−期間をクランプパルスＦＣＰ１，ＦＣ
Ｐ２でクランプした後、出力信号Ｓ１のうち信号とリセ
ット雑音が重畳している信号期間をサンプル・ホ−ルド
パルスＣＤＳ１，ＣＤＳ２でサンプル・ホ−ルドするこ
とにより両者の差をとってリセット雑音を抑圧している
。これによってＣＤＳ本来のＳＮ比（信号対雑音比）の
改善効果と合せてブロックの共用化が達成でき、全体構
成の簡易化が実現できる。
信号検出時のリセット雑音が重畳している。そこで、先
ずＣＣＤ１の出力信号Ｓ１のうちリセット雑音のみ現れ
るフィ−ドスル−期間をクランプパルスＦＣＰ１，ＦＣ
Ｐ２でクランプした後、出力信号Ｓ１のうち信号とリセ
ット雑音が重畳している信号期間をサンプル・ホ−ルド
パルスＣＤＳ１，ＣＤＳ２でサンプル・ホ−ルドするこ
とにより両者の差をとってリセット雑音を抑圧している
。これによってＣＤＳ本来のＳＮ比（信号対雑音比）の
改善効果と合せてブロックの共用化が達成でき、全体構
成の簡易化が実現できる。
【００１６】
【発明の効果】以上説明したように本発明によれば、量
子化精度が１ビット向上する映像信号処理回路を構成す
ることができる。また、後段のデジタル処理を含めても
高ビットＡ−Ｄ変換器を使用する場合に比べて低コスト
、低消費電力を実現できる。
子化精度が１ビット向上する映像信号処理回路を構成す
ることができる。また、後段のデジタル処理を含めても
高ビットＡ−Ｄ変換器を使用する場合に比べて低コスト
、低消費電力を実現できる。
【図１】本発明に係る映像信号処理回路の構成図
【図２
】本発明に係る映像信号処理回路のタイミングチャ−ト
】本発明に係る映像信号処理回路のタイミングチャ−ト
【図３】図１におけるサンプル・ホ−ルド回路を相関二
重サンプリング（ＣＤＳ）回路に置き換えた要部構成図
重サンプリング（ＣＤＳ）回路に置き換えた要部構成図
【図４】図３におけるタイミングチャ−ト
【図５】（Ａ
），（Ｂ）は従来技術の構成図
），（Ｂ）は従来技術の構成図
１…ＣＣＤ（固体撮像素子）、２，３…サンプル・ホ−
ルド回路、４，５…Ａ−Ｄ変換器、１０，１１…加算手
段、１２…デ−タセレクト回路、２０，２１…相関二重
サンプリング（ＣＤＳ）回路、ＣＰ１…ＣＣＤの駆動ク
ロック、ＣＰ２…Ａ−Ｄ変換器のクロック、Ｓ１…ＣＣ
Ｄの出力信号、Ｓ２，Ｓ３…サンプル・ホ−ルド回路の
出力信号、Ｓ４，Ｓ５…Ａ−Ｄ変換器の出力信号、Ｓ８
，Ｓ９…加算手段の出力信号、Ｓ１０…デ−タセレクト
回路の出力信号。
ルド回路、４，５…Ａ−Ｄ変換器、１０，１１…加算手
段、１２…デ−タセレクト回路、２０，２１…相関二重
サンプリング（ＣＤＳ）回路、ＣＰ１…ＣＣＤの駆動ク
ロック、ＣＰ２…Ａ−Ｄ変換器のクロック、Ｓ１…ＣＣ
Ｄの出力信号、Ｓ２，Ｓ３…サンプル・ホ−ルド回路の
出力信号、Ｓ４，Ｓ５…Ａ−Ｄ変換器の出力信号、Ｓ８
，Ｓ９…加算手段の出力信号、Ｓ１０…デ−タセレクト
回路の出力信号。
Claims (2)
- 【請求項１】 撮像する光学像を電気信号に変換する
固体撮像素子と、この固体撮像素子の出力信号を前記固
体撮像素子の駆動クロックの１／２の周波数のサンプル
パルスでサンプル・ホ−ルドする第１サンプル・ホ−ル
ド手段と、この第１サンプル・ホ−ルド手段と同一周波
数で位相が１８０°異なるサンプルパルスで前記固体撮
像素子の出力信号をサンプル・ホ−ルドする第２サンプ
ル・ホ−ルド手段と、前記第１サンプル・ホ−ルド手段
の出力信号を前記固体撮像素子の駆動クロックと同一周
波数のクロックで量子化する第１アナログ・デジタル変
換手段と、前記第２サンプル・ホ−ルド手段の出力信号
を前記第１アナログ・デジタル変換手段と同一クロック
で量子化する第２アナログ・デジタル変換手段と、前記
第１アナログ・デジタル変換手段の出力信号のｎクロッ
ク目のデ−タと（ｎ＋１）クロック目のデ−タ（ｎは任
意の整数）を加算する第１加算手段と、前記第２アナロ
グ・デジタル変換手段の出力信号のｎクロック目のデ−
タと（ｎ＋１）クロック目のデ−タを加算する第２加算
手段と、前記第１加算手段と第２加算手段の出力信号を
前記固体撮像素子の駆動クロックと同一周波数で選択し
て一系統のデジタル信号を出力するデ−タセレクト手段
とから構成したことを特徴とする映像信号処理回路。 - 【請求項２】 前記第１サンプル・ホ−ルド手段と第
２サンプル・ホ−ルド手段に相関二重サンプリング（Ｃ
ＤＳ）回路を用いた請求項１記載の映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118039A JPH04322560A (ja) | 1991-04-22 | 1991-04-22 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118039A JPH04322560A (ja) | 1991-04-22 | 1991-04-22 | 映像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322560A true JPH04322560A (ja) | 1992-11-12 |
Family
ID=14726534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118039A Pending JPH04322560A (ja) | 1991-04-22 | 1991-04-22 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322560A (ja) |
-
1991
- 1991-04-22 JP JP3118039A patent/JPH04322560A/ja active Pending
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