JPH04324187A - ダイナミックｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速アクセスが可能な
マルチページモードを有するダイナミックＲＡＭに関す
る。

【０００２】プロセッサが用いるメモリにはＲＯＭやＲ
ＡＭがある。ＲＯＭは読み出し専用メモリでしばしばＲ
ＡＭと対比される。ＲＡＭはランダムアクセス可能なメ
モリである。ＲＡＭの中には、一度データを記憶すると
電源が切れるまでそのデータを保持することができるス
タティックＲＡＭ（以下「ＳＲＡＭ」という）や、その
他ダイナミックＲＡＭ（以下「ＤＲＡＭ」という）があ
る。

【０００３】一般にＤＲＡＭは、ＳＲＡＭに比べて記憶
容量は大きいが、アクセス速度が遅くサイクル時間が長
いという問題があった。アクセス速度が遅い原因の１つ
は、チップのピン数を少なくするため、アドレスを２回
に分けて与えるためである。また、サイクル時間が長い
のは、アクセス時間が長いことに加えて、メモリセルか
らデータを読み出すとメモリセルの内容を破壊してしま
うために再書き込みをしなければならないためである。

【０００４】

【従来の技術】このような問題を解決するために、ＤＲ
ＡＭに、ニブルモード、スタティックコラムモード、高
速ページモードなどが考えられてきた。これらのモード
は、以前アクセスしたページの内容をＤＲＡＭチップ内
のバッファに保持することによって、同じページに対す
る後続のアクセスを、ページアドレスを与えることなく
高速アクセスするためのものである。これらの高速アク
セス方法は、通常のアクセス方法に比べてアクセス時間
が半分程度になっている。

【０００５】

【発明が解決しようとする課題】しかし、従来の高速ペ
ージモードは、１つのページに対する連続アクセスでな
ければ効果が出なかった。例えば、命令コード領域のア
クセスで高速ページモードを開始しても、別ページのデ
ータコード領域のアクセスがあるとそこで高速ページモ
ードを解除しなければならない。一般に、命令コードと
データコードは別ページにある場合が多いので、従来の
高速ページモードでは大きな効果が得られないという問
題点があった。

【０００６】本発明は、このような従来の問題点に鑑み
、命令コード領域、データコード領域、その他スタック
領域などを別々に管理するシステムにおいても、高速ア
クセスが可能となるマルチページモードを有するＤＲＡ
Ｍを提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段により達成
される。

【０００８】すなわち、請求項１の発明は、外部からの
データ入力のバッファリングを行なうデータ入力バッフ
ァと、外部へのデータ出力のバッファリングを行なうデ
ータ出力バッファと、データを記憶するメモリセルアレ
イと、該メモリセルアレイが記憶するデータのアドレス
を示す外部からのアドレス信号をバッファリングするア
ドレスバッファと、該アドレスバッファが保持するコラ
ムアドレスをデコードするコラムデコーダと、前記アド
レスバッファが保持するロウアドレスをデコードするロ
ウデコーダと、前記ロウアドレスが指定する前記メモリ
セルアレイの１つの行との間でデータ転送を行ない、指
定された１つの行のデータで前記カラムアドレスが指定
する１ビットのデータについて外部とのデータ転送を行
ない、前記メモリセルアレイの１つの行に相当するデー
タ内容を保持する複数のページバッファと、複数の該ペ
ージバッファのアドレスを示す外部からのページアドレ
スをバッファリングするページアドレスバッファと、前
記メモリセルアレイと、前記データ入力バッファまたは
データ出力バッファまたはページバッファとの間で転送
されるデータのゲートとなるセンスアンプ入出力ゲート
と、外部からのロウアドレスストローブ信号、カラムア
ドレスストローブ信号、ライトイネーブル信号、ページ
モード信号に従って、前記データ入力バッファ、前記デ
ータ出力バッファ、前記アドレスバッファ、前記コラム
デコーダ、前記ロウデコーダ、前記ページアドレスバッ
ファを制御するＤＲＡＭ制御回路とを具備するダイナミ
ックＲＡＭである。

【０００９】また、請求項２の発明は、請求項１記載の
ダイナミックＲＡＭからデータを読み出す場合において
、複数ある内の何れかのページバッファが、指定するデ
ータを保持しているときは、該ページバッファから該指
定するデータを読み出し、何れのページバッファも、前
記指定するデータを保持していないときは１のページバ
ッファを選択し、このページバッファに前記指定するデ
ータを含むメモリセルアレイの１つの行のデータを転送
すると共に前記指定するデータを読み出すダイナミック
ＲＡＭの制御方法である。

【００１０】また、請求項３の発明は、請求項１記載の
ダイナミックＲＡＭへデータを書き込んでデータの更新
を行なう場合において、指定するデータをメモリセルア
レイに書き込んでデータの更新をすると共に、何れかの
ページバッファが更新前のデータを保持していた場合に
は、該ページバッファのデータも更新するダイナミック
ＲＡＭの制御方法である。

【００１１】また、請求項４の発明は、請求項１記載の
ダイナミックＲＡＭへデータを書き込んでデータの更新
を行なう場合において、更新前のデータを何れのページ
バッファも保持していないときは、１のページバッファ
を選択し、該ページバッファの内容をメモリセルアレイ
の対応する行に書き出すと共に、該ページバッファへ更
新前のデータを含むメモリセルアレイの行内容を転送し
、更新前のデータを保持するページバッファのデータを
更新するダイナミックＲＡＭの制御方法である。

【００１２】

【作用】本発明では、ＤＲＡＭの１つのポートに対して
複数のページバッファを持ち、このページバッファを外
部から制御することにより、従来より広い用途で高速ア
クセスを提供することができる。図１は、本発明による
ＤＲＡＭの構成例を示す図である。特徴は、ページバッ
ファ８が複数付加されていることである。この図では、
４つ設けてある。各ページバッファ８は、ＤＲＡＭの１
ページの内容を保持する。以下では、１ページは、メモ
リセルアレイ１０の１つのロウに対応するものとして説
明するが、かならずしもそうでなくてもよい。例えば、
４メガビットのＤＲＡＭの場合、１ページは２０４８ビ
ットである。なお、このページは仮想記憶システムにお
けるページとは関係ないことは言うまでもない。

【００１３】ＤＲＡＭ外部からの指示により、従来のＤ
ＲＡＭと同様に、読み出し及び書き込みを行える。さら
に、ページアドレスバッファ２のアドレスが指定するペ
ージバッファ８とアドレスバッファ３のロウアレイが指
定するメモリセルアレイ１０のロウとの間で１ページ分
の転送をセンスアンプ入出力ゲート８を通して１度に行
える。また、ＤＲＡＭの外部から、ページバッファアド
レスとコラムアドレスを指定して、ページバッファ８の
内容を読み出したり書き換えたりすることができる。Ｄ
ＲＡＭのポート部分には、データ入力バッファ４及びデ
ータ出力バッファ５が設けられ、また、メモリセルアレ
イ１０のコラムアドレス及びロウアドレスをデコードす
るコラムデコーダ６及びロウデコーダ７が設けられてい
る。このように構成することにより、従来の高速ページ
モードをさらに拡張し、複数のページに対しても高速ア
クセスが可能となっている。

【００１４】複数のページバッファ８を持ったＤＲＡＭ
は、ＤＲＡＭとＳＲＡＭを組み合わせたＲＡＭと考える
こともできる。ＳＲＡＭはＤＲＡＭの一種のキャッシュ
とみなすことができる。本発明では、複数のページバッ
ファ８の使い方は上述したようにＤＲＡＭの外部で自由
に決められるようになっている。ＤＲＡＭの外部からの
制御信号によってＤＲＡＭがどのような動作モードをと
るかを表１に示す。

【００１５】

【表１】

【００１６】図１において、ＤＲＡＭ制御回路１は外部
からの制御信号に従ってＤＲＡＭの動作モードを制御す
るものである。外部からの制御信号には、ロウアドレス
ストローブ信号（以下＊ＲＡＳという）、カラムアドレ
スストローブ信号（以下＊ＣＡＳという）、ライトイネ
ーブル信号（以下＊ＷＥという）、ページモード信号（
以下＊ＰＧという）がある。全て負論理であるが、本明
細書の文章中では、表中あるいは図中で示す様に横棒を
冠さず、“＊”を付すことにするが同じものを表わすも
のとする。また先に記載した表１において、＊ＲＡＳと
＊ＣＡＳはアクセス中に“Ｌ”になることがあれば“Ｌ
”と表記してあり、また＊ＰＧｒａｓは＊ＲＡＳの立ち
下がり時の＊ＰＧを示し、＊ＰＧｃａｓは＊ＣＡＳの立
ち下がり時の＊ＰＧを示している。

【００１７】このように、本発明によるＤＲＡＭは、Ｄ
ＲＡＭ外部から制御することにより、表１に記載したよ
うな多彩な動作モードを有する。以下、実施例に基づい
て、それぞれの動作モードについて詳細に説明する。

【００１８】

【実施例】図２〜図５は、各モードでのタイミングチャ
ートを示す図である。これらは、図１のＤＲＡＭを想定
しており、Ａ０〜Ａ１０はＤＲＡＭ外部から指定する１
１ビットのアドレスであり、Ｐ０〜Ｐ１はＤＲＡＭ外部
から指定するページバッファのアドレスである。１１ビ
ットのアドレスを２回に分けて与えると４メガのアドレ
スを指定でき、２ビットのアドレスを与えると４つのア
ドレスを指定できる。

【００１９】図２（ａ）でリードサイクルを示す。従来
のリードサイクルと同じで、＊ＲＡＳの立ち下がりでＡ
０〜Ａ１０をサンプルし、ロウアドレスとしてチップ内
にラッチする。＊ＣＡＳの立ち下がりでは、Ａ０〜Ａ１
０をサンプルしコラムアドレスとしてチップ内にラッチ
するとともに、＊ＷＥ信号が“Ｈ”であることからリー
ドサイクルであることを知る。＊ＲＡＳ，＊ＣＡＳのい
ずれの立ち下がりでも＊ＰＧが“Ｈ”であることで、通
常のリードアクセスとなる。＊ＣＡＳ立ち下がりから一
定時間後にＤｏｕｔにリードデータが得られる。

【００２０】図２（ｂ）でライトサイクルを示す。従来
のライトサイクルと同じで、＊ＲＡＳの立ち下がりでＡ
０〜Ａ１０をサンプルし、ロウアドレスとしてチップ内
にラッチする。＊ＣＡＳの立ち下がりでは、Ａ０〜Ａ１
０をサンプルしコラムアドレスとしてチップ内にラッチ
するとともに、＊ＷＥ信号が“Ｌ”であることからライ
トサイクルであることを知る。＊ＲＡＳ，＊ＣＡＳのい
ずれの立ち下がりでも＊ＰＧが“Ｈ”であることで、通
常のライトアクセスとなる。＊ＣＡＳ立ち下がりでサン
プルされたＤｉｎが指定メモリセルに書き込まれる。

【００２１】図３（ｃ）でマルチページモード・リード
開始サイクルを示す。マルチページモード・リード開始
サイクルでは、＊ＰＧとＰ０〜Ｐ１以外は図２（ａ）の
リードサイクルと同じで、Ｄｏｕｔに読み出されるデー
タも同じである。マルチページモード・リード開始サイ
クルでは、＊ＲＡＳの立ち下がり時に＊ＰＧを“Ｌ”に
しておく。これにより、＊ＣＡＳの立ち下がり時にＰ０
〜Ｐ１がサンプルされる。ＲＡで指定されたローのデー
タがＰ０〜Ｐ１で指定されたページバッファに書き込ま
れる。

【００２２】図３（ｄ）でマルチページモード・リード
サイクルを示す。マルチページモード・リードサイクル
では、＊ＲＡＳを“Ｈ”に保ったまま、＊ＣＡＳを“Ｌ
”に立ち下げる。＊ＣＡＳの立ち下がりで、＊ＷＥ，＊
ＰＧ，Ａ０〜Ａ１０（ＣＡ）、Ｐ０〜Ｐ１がサンプルさ
れる。この時、＊ＷＥと＊ＰＧは“Ｈ”に保って置く。 これにより、Ｐ０〜Ｐ１で指定したページバッファのコ
ラムアドレスＣＡの内容がＤｏｕｔに読み出される。ロ
ウアドレスを入力するフェーズがなく、また、メモリセ
ルアレイにアクセスする必要がないため、ＳＲＡＭ並み
のアクセス速度、サイクル速度を実現できる。従来のペ
ージモードは、ページ内アクセス中に＊ＲＡＳを“Ｌ”
に保って置く必要があったが、本マルチページモードで
は、＊ＲＡＳを“Ｈ”に戻して、他のアクセスサイクル
が入ったあとでも、任意の時点でページバッファの内容
を読み出すことができる。

【００２３】図４（ｅ）でマルチページモード・ライト
開始サイクルを示す。マルチページモード・ライト開始
サイクルは、＊ＰＧとＰ０〜Ｐ１以外は、図２（ｂ）で
示したライトサイクルと同じであるが、メモリセルへの
書き込みは行われない。＊ＰＧは、＊ＲＡＳの立ち下が
りで“Ｌ”とし、＊ＣＡＳの立ち下がりでは“Ｈ”とす
る。Ｐ０〜Ｐ１は＊ＣＡＳの立ち下がりでサンプルされ
る。このサイクルでは、ロウアドレスＲＡのロウの内容
が、Ｐ０〜Ｐ１で指定したページバッファに書き込まれ
る。但し、そのページバッファのコラムアドレスＣＡの
コラムの内容だけは、Ｄｉｎで与えたデータが書き込ま
れる。

【００２４】図４（ｆ）でマルチページモード・ライト
サイクルを示す。マルチページモード・ライトサイクル
では、＊ＲＡＳを“Ｈ”に保ったまま、＊ＣＡＳを“Ｌ
”に立ち下げる。＊ＣＡＳの立ち下がりで、＊ＷＥ，＊
ＰＧ，Ａ０〜Ａ１０（ＣＡ），Ｐ０〜Ｐ１，Ｄｉｎがサ
ンプルされる。この時、＊ＷＥは“Ｌ”に、＊ＰＧは“
Ｈ”に保っておく。これにより、Ｄｉｎから与えたデー
タが、Ｐ０〜Ｐ１で指定したページバッファのコラムア
ドレスＣＡのコラムに書き込まれる。メモリセルアレイ
への書き込みは行われない。ロウアドレスを入力するフ
ェーズがなく、また、メモリセルアレイにアクセスする
必要がないため、ＳＲＡＭ並みのアクセス速度、サイク
ル速度を実現できる。従来の高速ページモードは、ペー
ジ内アクセス中に＊ＲＡＳを“Ｌ”に保って置く必要が
あったが、本マルチページモードでは、＊ＲＡＳを“Ｈ
”に戻して、他のアクセスサイクルが入ったあとでも、
任意の時点でページバッファへ書き込みができる。マル
チページモード・ライトサイクルでは、メモリセルアレ
イへの書き込みを行わないため、ページバッファからメ
モリセルアレイに転送したい時には、次に記載する２つ
のサイクルを実行する。

【００２５】図５（ｇ）でマルチページモード・ライト
開始サイクルを示す。マルチページモード・ライト開始
サイクルは、＊ＰＧとＰ０〜Ｐ１以外は図２（ａ）で示
したライトサイクルと同じである。＊ＰＧは、＊ＲＡＳ
の立ち下がりで“Ｈ”とし、＊ＣＡＳの立ち下がりでは
“Ｌ”とする。Ｐ０〜Ｐ１は＊ＣＡＳの立ち下がりでサ
ンプルされる。このサイクルでは、まず、Ｐ０〜Ｐ１で
指定したページバッファのコラムアドレスＣＡに、Ｄｉ
ｎで与えたデータが書き込まれる。さらに、書き込み後
のページバッファの全コラムの内容が、メモリセルアレ
イのロウアドレスＲＡのロウに一度に書き込まれる。指
定ページバッファの内容は、Ｄｉｎが書き込まれた状態
で保持されるため、マルチページモード・ライト終了サ
イクルの後でも、図２（ｂ）、図３（ｄ）、図４（ｅ）
、図４（ｆ）で示したサイクルを実行することができる
。

【００２６】図５（ｈ）でマルチページモード・ライト
バックサイクルを示す。マルチページモード・ライトバ
ックサイクルでは、＊ＰＧとＰ０〜Ｐ１以外は図２（ａ
）で示したリードサイクルと同じであるが、マルチペー
ジモード・ライトバックサイクルでは、＊ＲＡＳの立ち
下がりで＊ＰＧを“Ｈ”に、＊ＣＡＳの立ち下がり時で
＊ＰＧを“Ｌ”にしておく。これにより、＊ＣＡＳの立
ち下がり時にＰ０〜Ｐ１がサンプルされる。Ｄｏｕｔに
読み出されるデータはリードサイクルと違って、Ｐ０〜
Ｐ１で指定したページバッファのカラムアドレスＣＡの
内容である。同時に、指定ページバッファの全コラムの
内容が、メモリセルアレイのロウアドレスＲＡのロウに
一度に書き込まれる。指定ページバッファの内容は、Ｄ
ｉｎが書き込まれた状態で保持されるため、マルチペー
ジモード・ライト終了サイクルの後でも、図３（ｄ）、
図４（ｆ）、図５（ｇ）、図５（ｈ）で示したサイクル
を実行することができる。

【００２７】以上述べたマルチページモードを持つＤＲ
ＡＭを使った簡単なシステム例を図６、図７に示す。図
６は、計算機システムの全体を示しており、ＣＰＵ１１
は命令キャッシュ１１ａおよびデータキャッシュ１２ｂ
を利用する。また、図６のメモリ制御回路１３の構成例
を、図７に示してある。この例では、４メガビットのマ
ルチページＤＲＡＭ１４を６４個使用して、３２メガバ
イトのメモリを接続して、６４ビット（８バイト）単位
でアクセスすることを仮定している。図７において、ペ
ージタグ１６は、マルチページＤＲＡＭ１４のページバ
ッファの数（この例では４）だけのページアドレス（＝
コラムアドレス）を記憶し、また、外部からページアド
レスを与えた時にタグ内にそのページアドレスが記憶さ
れていたかを検索することができる。その検索結果とし
て、ヒットまたはミスヒットを示す信号と、ヒットした
場合にどのページバッファであったかを示す信号を出力
する。ページタグ１６には、そのページバッファの内容
がｖａｌｉｄかどうかを示す情報、ページバッファの内
容と対応するメモリアレイのロウの内容が同じであるか
どうかを示す情報（同じ時ｃｌｅａｎ、違う時ｄｉｒｔ
ｙであるという）も管理されている。従って、ページア
ドレスが一致し、そのページバッファがｖａｌｉｄであ
った時にヒットとなる。

【００２８】図７において、セレクタ１５はロウアドレ
スあるいはカラムアドレスを選択して出力するものであ
り、制御回路・タイミング生成回路１７は、マルチペー
ジＤＲＡＭ１４に制御信号を送出するためのものである
。入出力バッファ１８は、マルチページＤＲＡＭ１４の
データが入出力する際のバッファとして作用する。

【００２９】ページバッファの管理には、一般のキャッ
シュと同じく、ライトスルー方式とライトバック方式が
考えられる。先にライトスルー方式での制御方法の例を
説明する。ライトスルー方式の場合は常にｃｌｅａｎな
ので、ｃｌｅａｎ／ｄｉｒｔｙ情報は必要ない。まずリ
ードアクセスについて説明する。リードしようとしてい
るアドレスが、ページタグにヒットした場合には、ＤＲ
ＡＭのページバッファにそのページがのっているので、
ヒットしたページバッファの番号をＰ０〜Ｐ１にのせて
、マルチページモード・リードサイクルで高速リードす
る。メモリアクセスには、一般に局所性があるため、ペ
ージタグにヒットする確率が高い。一方ページタグにミ
スヒットしたリードの場合には、４つのバッファから１
つのバッファを選択する。選択方式は、例えばＬＲＵ（
Ｌｅａｓｔ　　ＲｅｃｅｎｔｌｙＵｓｅｄ）を用いる。 マルチページモード・リード開始サイクルにより、要求
アドレスの内容を読み出すとともに、当該ページの内容
をメモリアレイから選択したページバッファに転送する
。同時に、ページタグ中のアドレスをこのページのアド
レスに書き換え、ｖａｌｉｄに設定する。

【００３０】次にライトアクセスについて説明する。ラ
イトしようとしているアドレスが、ページタグにヒット
した場合には、ＤＲＡＭのページバッファにそのページ
がのっているので、ヒットしたページバッファの番号を
Ｐ０〜Ｐ１にのせて、マルチページモード・ライト終了
サイクルでライトする。ページタグの内容（ＬＲＵ情報
を除く）は変更はない。一方、ページタグにミスヒット
したライトの場合には、通常のライトサイクルを行い、
ページタグの内容は変更しない。

【００３１】続いて、ライトバック方式での制御方法の
例を説明する。ライトバック方式の場合には、ライトヒ
ット時はマルチページモード・ライトサイクルで、ライ
トミス時はマルチページモード・ライト開始サイクルで
ライトを行う。ページバッファの入れ替えを行う時には
、そのバッファがｄｉｒｔｙであったなら、マルチペー
ジモード・ライトバックサイクルによりページバッファ
からメモリアレイへの転送を行ってから、ページバッフ
ァに新たなページを転送する。

【００３２】以上のように、ＤＲＡＭのページバッファ
を外部から制御することにより、メモリアクセスに要す
る平均時間を短縮することができる。なお、画像処理用
の特殊ＤＲＡＭでは、複数のページをバッファリングす
るものがあるが、この複数ページバッファは、複数ポー
ト化のためであって、１つのポートのために複数のペー
ジバッファを持っているわけではないので、本発明とは
別なものである。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
複数のページバッファを持っているため、命令コード領
域とデータコード領域が別ページにあっても、それぞれ
の領域に対してページバッファを確保することができ高
速アクセスを提供し続けることができる。

【図面の簡単な説明】

【図１】本発明によるＤＲＡＭの構成例を示す図である
。

【図２】タイミングチャートを示す図である。

【図３】タイミングチャートを示す図である。

【図４】タイミングチャートを示す図である。

【図５】タイミングチャートを示す図である。

【図６】本発明によるＤＲＡＭを使用したシステム構成
例を示す図である。

【図７】メモリ制御回路の構成例を示す図である。

【符号の説明】

１　　　　ＤＲＡＭ制御回路 ２　　　　ページアドレスバッファ ３　　　　アドレスバッファ ４　　　　データ入力バッファ ５　　　　データ出力バッファ ６　　　　コラムデコーダ ７　　　　ロウデコーダ ８　　　　ページバッファ ９　　　　センスアンプ入出力ゲート １０　　　　メモリセルアレイ １１　　　　ＣＰＵ １２ａ　　　　命令キャッシュ １２ｂ　　　　データキャッシュ １３　　　　メモリ制御回路 １４　　　　マルチページＤＲＡＭ １５　　　　セレクタ １６　　　　ページタグ １７　　　　制御回路・タイミング生成回路１８　　　
　入出力バッファ

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　外部からのデータ入力のバッファリン
   グを行なうデータ入力バッファ（４）と、外部へのデー
   タ出力のバッファリングを行なうデータ出力バッファ（
   ５）と、データを記憶するメモリセルアレイ（１０）と
   、該メモリセルアレイ（１０）が記憶するデータのアド
   レスを示す外部からのアドレス信号をバッファリングす
   るアドレスバッファ（３）と、該アドレスバッファ（３
   ）が保持するコラムアドレスをデコードするコラムデコ
   ーダ（６）と、前記アドレスバッファ（３）が保持する
   ロウアドレスをデコードするロウデコーダ（７）と、前
   記ロウアドレスが指定する前記メモリセルアレイ（１０
   ）の１つの行との間でデータ転送を行ない、指定された
   １つの行のデータで前記カラムアドレスが指定する１ビ
   ットのデータについて外部とのデータ転送を行ない、前
   記メモリセルアレイ（１０）の１つの行に相当するデー
   タ内容を保持する複数のページバッファ（８）と、複数
   の該ページバッファ（８）のアドレスを示す外部からの
   ページアドレスをバッファリングするページアドレスバ
   ッファ（２）と、前記メモリセルアレイ（１０）と、前
   記データ入力バッファ（４）またはデータ出力バッファ
   （５）またはページバッファ（８）との間で転送される
   データのゲートとなるセンスアンプ入出力ゲート（９）
   と、外部からのロウアドレスストローブ信号、カラムア
   ドレスストローブ信号、ライトイネーブル信号、ページ
   モード信号に従って、前記データ入力バッファ（４）、
   前記データ出力バッファ（５）、前記アドレスバッファ
   （３）、前記コラムデコーダ（６）、前記ロウデコーダ
   （７）、前記ページアドレスバッファ（２）を制御する
   ＤＲＡＭ制御回路（１）とを具備することを特徴とする
   ダイナミックＲＡＭ。
2. 【請求項２】　　請求項１記載のダイナミックＲＡＭか
   らデータを読み出す場合において、複数ある内の何れか
   のページバッファが、指定するデータを保持していると
   きは、該ページバッファから該指定するデータを読み出
   し、何れのページバッファも、前記指定するデータを保
   持していないときは１のページバッファを選択し、この
   ページバッファに前記指定するデータを含むメモリセル
   アレイの１つの行のデータを転送すると共に前記指定す
   るデータを読み出すダイナミックＲＡＭの制御方法。
3. 【請求項３】　　請求項１記載のダイナミックＲＡＭへ
   データを書き込んでデータの更新を行なう場合において
   、指定するデータをメモリセルアレイに書き込んでデー
   タの更新をすると共に、何れかのページバッファが更新
   前のデータを保持していた場合には、該ページバッファ
   のデータも更新するダイナミックＲＡＭの制御方法。
4. 【請求項４】　　請求項１記載のダイナミックＲＡＭへ
   データを書き込んでデータの更新を行なう場合において
   、更新前のデータを何れのページバッファも保持してい
   ないときは、１つのページバッファを選択し、該ページ
   バッファの内容をメモリセルアレイの対応する行に書き
   出すと共に、該ページバッファへ更新前のデータを含む
   メモリセルアレイの行内容を転送し、更新前のデータを
   保持するページバッファのデータを更新するダイナミッ
   クＲＡＭの制御方法。