JPH04324711A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH04324711A JPH04324711A JP3094205A JP9420591A JPH04324711A JP H04324711 A JPH04324711 A JP H04324711A JP 3094205 A JP3094205 A JP 3094205A JP 9420591 A JP9420591 A JP 9420591A JP H04324711 A JPH04324711 A JP H04324711A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、光信号により入出力間
を結合した光結合型の半導体リレー回路に関するもので
ある。
を結合した光結合型の半導体リレー回路に関するもので
ある。
【０００２】
【従来の技術】図３は従来の半導体リレー回路の回路図
である。以下、その回路構成について説明する。一対の
入力端子１，２間には、発光ダイオード３が接続されて
いる。発光ダイオード３には、光起電力ダイオードアレ
イ４とフォトトランジスタ１１が光結合されている。光
起電力ダイオードアレイ４は、その光起電力が出力用Ｆ
ＥＴ５のゲート・ソース間に印加されるように接続され
ている。出力用ＦＥＴ５のドレイン及びソースは一対の
出力端子６，７に接続されている。出力用ＦＥＴ５のド
レイン・ゲート間には、出力用ＦＥＴ５のターンオン高
速化のために、ダイオード１２とフォトトランジスタ１
１の直列回路が接続されている。また、出力用ＦＥＴ５
のゲート・ソース間には、出力用ＦＥＴ５のターンオフ
高速化のために、制御回路８が接続されている。
である。以下、その回路構成について説明する。一対の
入力端子１，２間には、発光ダイオード３が接続されて
いる。発光ダイオード３には、光起電力ダイオードアレ
イ４とフォトトランジスタ１１が光結合されている。光
起電力ダイオードアレイ４は、その光起電力が出力用Ｆ
ＥＴ５のゲート・ソース間に印加されるように接続され
ている。出力用ＦＥＴ５のドレイン及びソースは一対の
出力端子６，７に接続されている。出力用ＦＥＴ５のド
レイン・ゲート間には、出力用ＦＥＴ５のターンオン高
速化のために、ダイオード１２とフォトトランジスタ１
１の直列回路が接続されている。また、出力用ＦＥＴ５
のゲート・ソース間には、出力用ＦＥＴ５のターンオフ
高速化のために、制御回路８が接続されている。
【０００３】以下、上記回路の動作について説明する。
入力端子１，２間に入力信号が印加されると、発光ダイ
オード３が光信号を発生する。この光信号を受光すると
、光起電力ダイオードアレイ４は光起電力を発生する。 また、フォトトランジスタ１１は導通状態となる。 今、出力用ＦＥＴ５のドレインがソースに対して高電位
となるような電圧が出力端子６，７間に印加されている
ものとすると、フォトトランジスタ１１が導通状態とな
ることにより、高電位側の出力端子６からダイオード１
２、フォトトランジスタ１１、出力用ＦＥＴ５のゲート
・ソース間容量を介して低電位側の出力端子７に電流が
流れて、出力用ＦＥＴ５のゲート・ソース間容量が充電
される。また、光起電力ダイオードアレイ４からの光電
流によっても、出力用ＦＥＴ５のゲート・ソース間容量
は充電され、出力用ＦＥＴ５のゲートはソースに対して
高電位となる。ここで、出力用ＦＥＴ５がＮチャンネル
のエンハンスメントモードのＦＥＴである場合には、出
力用ＦＥＴ５のゲート・ソース間電圧が所定のスレショ
ルド電圧を越えると、出力用ＦＥＴ５のドレイン・ソー
ス間が導通状態となり、出力端子６，７間は導通状態と
なる。
オード３が光信号を発生する。この光信号を受光すると
、光起電力ダイオードアレイ４は光起電力を発生する。 また、フォトトランジスタ１１は導通状態となる。 今、出力用ＦＥＴ５のドレインがソースに対して高電位
となるような電圧が出力端子６，７間に印加されている
ものとすると、フォトトランジスタ１１が導通状態とな
ることにより、高電位側の出力端子６からダイオード１
２、フォトトランジスタ１１、出力用ＦＥＴ５のゲート
・ソース間容量を介して低電位側の出力端子７に電流が
流れて、出力用ＦＥＴ５のゲート・ソース間容量が充電
される。また、光起電力ダイオードアレイ４からの光電
流によっても、出力用ＦＥＴ５のゲート・ソース間容量
は充電され、出力用ＦＥＴ５のゲートはソースに対して
高電位となる。ここで、出力用ＦＥＴ５がＮチャンネル
のエンハンスメントモードのＦＥＴである場合には、出
力用ＦＥＴ５のゲート・ソース間電圧が所定のスレショ
ルド電圧を越えると、出力用ＦＥＴ５のドレイン・ソー
ス間が導通状態となり、出力端子６，７間は導通状態と
なる。
【０００４】次に、入力端子１，２間の入力信号が遮断
されると、発光ダイオード３の光信号は消失する。これ
により、光起電力ダイオードアレイ４は光起電力の発生
を停止し、フォトトランジスタ１１は非導通状態となる
。このとき、制御回路８は出力用ＦＥＴ５のゲート・ソ
ース間の蓄積電荷の放電経路を構成し、出力用ＦＥＴ５
のドレイン・ソース間を非導通状態とする。これにより
、出力端子６，７間は遮断状態となる。
されると、発光ダイオード３の光信号は消失する。これ
により、光起電力ダイオードアレイ４は光起電力の発生
を停止し、フォトトランジスタ１１は非導通状態となる
。このとき、制御回路８は出力用ＦＥＴ５のゲート・ソ
ース間の蓄積電荷の放電経路を構成し、出力用ＦＥＴ５
のドレイン・ソース間を非導通状態とする。これにより
、出力端子６，７間は遮断状態となる。
【０００５】
【発明が解決しようとする課題】上記従来の技術におい
て、発光ダイオード３と出力用ＦＥＴ５以外の部分は、
半導体集積回路で構成され、光起電力ダイオードアレイ
４を構成する個々のダイオードを分離するために、誘電
体分離基板が使用される。これは、誘電体分離基板は通
常のＰＮ接合分離基板に比べると光照射時の分離性能が
優れているからである。ところが、誘電体分離基板は通
常のＰＮ接合分離基板に比べると、製法が複雑であるた
め、非常に高価であり、コストダウンのためには出来る
限りチップサイズを縮小することが望まれる。
て、発光ダイオード３と出力用ＦＥＴ５以外の部分は、
半導体集積回路で構成され、光起電力ダイオードアレイ
４を構成する個々のダイオードを分離するために、誘電
体分離基板が使用される。これは、誘電体分離基板は通
常のＰＮ接合分離基板に比べると光照射時の分離性能が
優れているからである。ところが、誘電体分離基板は通
常のＰＮ接合分離基板に比べると、製法が複雑であるた
め、非常に高価であり、コストダウンのためには出来る
限りチップサイズを縮小することが望まれる。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、半導体集積回路化
したときにチップサイズを縮小することが可能な半導体
リレー回路を提供することにある。
のであり、その目的とするところは、半導体集積回路化
したときにチップサイズを縮小することが可能な半導体
リレー回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明にあっては、上記
の課題を解決するために、図１に示すように、入力信号
に応答して光信号を発生する発光ダイオード３と、発光
ダイオード３の光信号を受光するように配置された光起
電力ダイオードアレイ４と、光起電力ダイオードアレイ
４の光起電力をゲート・ソース間に印加されてドレイン
・ソース間の導通状態と非導通状態とが切り替わる出力
用ＦＥＴ５と、出力用ＦＥＴ５のゲート・ソース間に蓄
積電荷の放電経路を形成する制御回路８とを備える半導
体リレー回路において、前記発光ダイオード３の光信号
を受光するように配置された光導電型サイリスタ１０を
前記出力用ＦＥＴ５のドレイン・ゲート間に接続したこ
とを特徴とするものである。
の課題を解決するために、図１に示すように、入力信号
に応答して光信号を発生する発光ダイオード３と、発光
ダイオード３の光信号を受光するように配置された光起
電力ダイオードアレイ４と、光起電力ダイオードアレイ
４の光起電力をゲート・ソース間に印加されてドレイン
・ソース間の導通状態と非導通状態とが切り替わる出力
用ＦＥＴ５と、出力用ＦＥＴ５のゲート・ソース間に蓄
積電荷の放電経路を形成する制御回路８とを備える半導
体リレー回路において、前記発光ダイオード３の光信号
を受光するように配置された光導電型サイリスタ１０を
前記出力用ＦＥＴ５のドレイン・ゲート間に接続したこ
とを特徴とするものである。
【０００８】なお、光導電型サイリスタ１０に代えて、
図２に示すように、通常のサイリスタ１３を使用し、こ
のサイリスタ１３を光起電力ダイオードアレイ４の光起
電力を利用してトリガーするように構成しても構わない
。
図２に示すように、通常のサイリスタ１３を使用し、こ
のサイリスタ１３を光起電力ダイオードアレイ４の光起
電力を利用してトリガーするように構成しても構わない
。
【０００９】
【作用】一般に、誘電体分離基板のチップサイズを縮小
するには、回路の各構成素子のサイズを縮小するよりも
誘電体分離島の個数を削減する方がより効率が良いため
、構成素子数の削減が効果的となる。図３に示す従来例
では、出力用ＦＥＴ５のターンオン高速化のためのゲー
ト・ソース間蓄積電荷の充電経路をフォトトランジスタ
１１のような光導通型半導体素子と逆流阻止用のダイオ
ード１２の２素子で構成していたのに対して、図１に示
す本発明では、フォトサイリスタ１０の１素子で構成し
ている。したがって、図１に示す本発明では、半導体集
積回路化したときにチップサイズを縮小することができ
る。
するには、回路の各構成素子のサイズを縮小するよりも
誘電体分離島の個数を削減する方がより効率が良いため
、構成素子数の削減が効果的となる。図３に示す従来例
では、出力用ＦＥＴ５のターンオン高速化のためのゲー
ト・ソース間蓄積電荷の充電経路をフォトトランジスタ
１１のような光導通型半導体素子と逆流阻止用のダイオ
ード１２の２素子で構成していたのに対して、図１に示
す本発明では、フォトサイリスタ１０の１素子で構成し
ている。したがって、図１に示す本発明では、半導体集
積回路化したときにチップサイズを縮小することができ
る。
【００１０】
【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。一対の入力端子１
，２間には、発光ダイオード３が接続されている。発光
ダイオード３には、光起電力ダイオードアレイ４とフォ
トサイリスタ１０が光結合されている。光起電力ダイオ
ードアレイ４は、その光起電力が出力用ＦＥＴ５のゲー
ト・ソース間に印加されるように接続されている。出力
用ＦＥＴ５のドレイン及びソースは一対の出力端子６，
７に接続されている。出力用ＦＥＴ５のドレイン・ゲー
ト間には、出力用ＦＥＴ５のターンオン高速化のために
、フォトサイリスタ１０のアノード・カソード間が接続
されている。また、出力用ＦＥＴ５のゲート・ソース間
には、出力用ＦＥＴ５のターンオフ高速化のために、制
御回路８が接続されている。
下、その回路構成について説明する。一対の入力端子１
，２間には、発光ダイオード３が接続されている。発光
ダイオード３には、光起電力ダイオードアレイ４とフォ
トサイリスタ１０が光結合されている。光起電力ダイオ
ードアレイ４は、その光起電力が出力用ＦＥＴ５のゲー
ト・ソース間に印加されるように接続されている。出力
用ＦＥＴ５のドレイン及びソースは一対の出力端子６，
７に接続されている。出力用ＦＥＴ５のドレイン・ゲー
ト間には、出力用ＦＥＴ５のターンオン高速化のために
、フォトサイリスタ１０のアノード・カソード間が接続
されている。また、出力用ＦＥＴ５のゲート・ソース間
には、出力用ＦＥＴ５のターンオフ高速化のために、制
御回路８が接続されている。
【００１１】以下、本実施例の動作について説明する。
入力端子１，２間に入力信号が印加されると、発光ダイ
オード３が光信号を発生する。この光信号を受光すると
、光起電力ダイオードアレイ４は光起電力を発生する。 また、フォトサイリスタ１０はトリガーされる。 今、出力用ＦＥＴ５のドレインがソースに対して高電位
となるような電圧が出力端子６，７間に印加されている
ものとすると、フォトサイリスタ１０がトリガーされた
ことにより、高電位側の出力端子６からフォトサイリス
タ１０のアノード・カソード、出力用ＦＥＴ５のゲート
・ソース間容量を介して低電位側の出力端子７に電流が
流れて、出力用ＦＥＴ５のゲート・ソース間容量が充電
される。また、光起電力ダイオードアレイ４からの光電
流によっても、出力用ＦＥＴ５のゲート・ソース間容量
は充電され、出力用ＦＥＴ５のゲートはソースに対して
高電位となる。ここで、出力用ＦＥＴ５がＮチャンネル
のエンハンスメントモードのＦＥＴである場合には、出
力用ＦＥＴ５のゲート・ソース間電圧が所定のスレショ
ルド電圧を越えると、出力用ＦＥＴ５のドレイン・ソー
ス間が導通状態となり、出力端子６，７間は導通状態と
なる。
オード３が光信号を発生する。この光信号を受光すると
、光起電力ダイオードアレイ４は光起電力を発生する。 また、フォトサイリスタ１０はトリガーされる。 今、出力用ＦＥＴ５のドレインがソースに対して高電位
となるような電圧が出力端子６，７間に印加されている
ものとすると、フォトサイリスタ１０がトリガーされた
ことにより、高電位側の出力端子６からフォトサイリス
タ１０のアノード・カソード、出力用ＦＥＴ５のゲート
・ソース間容量を介して低電位側の出力端子７に電流が
流れて、出力用ＦＥＴ５のゲート・ソース間容量が充電
される。また、光起電力ダイオードアレイ４からの光電
流によっても、出力用ＦＥＴ５のゲート・ソース間容量
は充電され、出力用ＦＥＴ５のゲートはソースに対して
高電位となる。ここで、出力用ＦＥＴ５がＮチャンネル
のエンハンスメントモードのＦＥＴである場合には、出
力用ＦＥＴ５のゲート・ソース間電圧が所定のスレショ
ルド電圧を越えると、出力用ＦＥＴ５のドレイン・ソー
ス間が導通状態となり、出力端子６，７間は導通状態と
なる。
【００１２】出力用ＦＥＴ５のドレイン・ソース間が導
通状態になると、出力用ＦＥＴ５のゲートに対してドレ
インの方が低電位となるので、フォトサイリスタ１０の
アノード・カソード間には逆方向電圧が印加されて、フ
ォトサイリスタ１０はターンオフする。フォトサイリス
タ１０はＰＮＰＮ４層構造を有するので、逆方向電流は
阻止することができ、図３の従来例に示すような逆流阻
止用のダイオード１２は不要となる。
通状態になると、出力用ＦＥＴ５のゲートに対してドレ
インの方が低電位となるので、フォトサイリスタ１０の
アノード・カソード間には逆方向電圧が印加されて、フ
ォトサイリスタ１０はターンオフする。フォトサイリス
タ１０はＰＮＰＮ４層構造を有するので、逆方向電流は
阻止することができ、図３の従来例に示すような逆流阻
止用のダイオード１２は不要となる。
【００１３】次に、入力端子１，２間の入力信号が遮断
されると、発光ダイオード３の光信号は消失する。これ
により、光起電力ダイオードアレイ４は光起電力の発生
を停止する。このとき、制御回路８は出力用ＦＥＴ５の
ゲート・ソース間の蓄積電荷の放電経路を構成し、出力
用ＦＥＴ５のドレイン・ソース間を非導通状態とする。 これにより、出力端子６，７間は遮断状態となる。
されると、発光ダイオード３の光信号は消失する。これ
により、光起電力ダイオードアレイ４は光起電力の発生
を停止する。このとき、制御回路８は出力用ＦＥＴ５の
ゲート・ソース間の蓄積電荷の放電経路を構成し、出力
用ＦＥＴ５のドレイン・ソース間を非導通状態とする。 これにより、出力端子６，７間は遮断状態となる。
【００１４】ここで、誘電体分離島の深さが７０μｍの
誘電体分離基板を使用する場合には、図３のフォトトラ
ンジスタ１１とダイオード１２の２素子に代えて、図１
のフォトサイリスタ１０を１素子だけ使用する場合には
、約１１４μｍ平方のチップ面積縮小が可能となる。
誘電体分離基板を使用する場合には、図３のフォトトラ
ンジスタ１１とダイオード１２の２素子に代えて、図１
のフォトサイリスタ１０を１素子だけ使用する場合には
、約１１４μｍ平方のチップ面積縮小が可能となる。
【００１５】図２は本発明の他の実施例の回路図である
。本実施例では、図１に示す実施例のフォトサイリスタ
１０に代えて、通常のサイリスタ１３を使用している。 このサイリスタ１３のゲート・カソード間にトリガー電
圧を与えるために、光起電力ダイオードアレイ４のアノ
ードと出力用ＦＥＴ５のゲートの間に抵抗９を直列的に
挿入している。この抵抗９は、制御回路８を構成するデ
プリーションモードの制御用ＦＥＴ１４を高インピーダ
ンス状態にバイアスする役割を兼用している。
。本実施例では、図１に示す実施例のフォトサイリスタ
１０に代えて、通常のサイリスタ１３を使用している。 このサイリスタ１３のゲート・カソード間にトリガー電
圧を与えるために、光起電力ダイオードアレイ４のアノ
ードと出力用ＦＥＴ５のゲートの間に抵抗９を直列的に
挿入している。この抵抗９は、制御回路８を構成するデ
プリーションモードの制御用ＦＥＴ１４を高インピーダ
ンス状態にバイアスする役割を兼用している。
【００１６】以下、本実施例の動作について説明する。
入力信号に応答して発光ダイオード３が光信号を発生し
、この光信号を受光して光起電力ダイオードアレイ４が
光起電力を発生すると、抵抗９の両端に電圧が発生し、
サイリスタ１３のゲート・カソード間にトリガー電圧が
与えられる。今、出力用ＦＥＴ５のドレインがソースに
対して高電位となるような電圧が出力端子６，７間に印
加されているものとすると、サイリスタ１３がトリガー
されたことにより、高電位側の出力端子６からサイリス
タ１３のアノード・カソード、出力用ＦＥＴ５のゲート
・ソース間容量を介して低電位側の出力端子７に電流が
流れて、出力用ＦＥＴ５のゲート・ソース間容量が充電
される。このとき、デプリーションモードの制御用ＦＥ
Ｔ１４は、抵抗９の両端に生じる電圧により高インピー
ダンス状態にバイアスされている。また、光起電力ダイ
オードアレイ４からの光電流によっても、抵抗９を介し
て出力用ＦＥＴ５のゲート・ソース間容量は充電され、
出力用ＦＥＴ５のゲートはソースに対して高電位となる
。ここで、出力用ＦＥＴ５がＮチャンネルのエンハンス
メントモードのＦＥＴである場合には、出力用ＦＥＴ５
のゲート・ソース間電圧が所定のスレショルド電圧を越
えると、出力用ＦＥＴ５のドレイン・ソース間が導通状
態となり、出力端子６，７間は導通状態となる。
、この光信号を受光して光起電力ダイオードアレイ４が
光起電力を発生すると、抵抗９の両端に電圧が発生し、
サイリスタ１３のゲート・カソード間にトリガー電圧が
与えられる。今、出力用ＦＥＴ５のドレインがソースに
対して高電位となるような電圧が出力端子６，７間に印
加されているものとすると、サイリスタ１３がトリガー
されたことにより、高電位側の出力端子６からサイリス
タ１３のアノード・カソード、出力用ＦＥＴ５のゲート
・ソース間容量を介して低電位側の出力端子７に電流が
流れて、出力用ＦＥＴ５のゲート・ソース間容量が充電
される。このとき、デプリーションモードの制御用ＦＥ
Ｔ１４は、抵抗９の両端に生じる電圧により高インピー
ダンス状態にバイアスされている。また、光起電力ダイ
オードアレイ４からの光電流によっても、抵抗９を介し
て出力用ＦＥＴ５のゲート・ソース間容量は充電され、
出力用ＦＥＴ５のゲートはソースに対して高電位となる
。ここで、出力用ＦＥＴ５がＮチャンネルのエンハンス
メントモードのＦＥＴである場合には、出力用ＦＥＴ５
のゲート・ソース間電圧が所定のスレショルド電圧を越
えると、出力用ＦＥＴ５のドレイン・ソース間が導通状
態となり、出力端子６，７間は導通状態となる。
【００１７】出力用ＦＥＴ５のドレイン・ソース間が導
通状態になると、出力用ＦＥＴ５のゲートに対してドレ
インの方が低電位となるので、サイリスタ１３のアノー
ド・カソード間には逆方向電圧が印加されて、サイリス
タ１３はターンオフする。サイリスタ１３はＰＮＰＮ４
層構造を有するので、逆方向電流は阻止することができ
、図３の従来例に示すような逆流阻止用のダイオード１
２は不要となる。
通状態になると、出力用ＦＥＴ５のゲートに対してドレ
インの方が低電位となるので、サイリスタ１３のアノー
ド・カソード間には逆方向電圧が印加されて、サイリス
タ１３はターンオフする。サイリスタ１３はＰＮＰＮ４
層構造を有するので、逆方向電流は阻止することができ
、図３の従来例に示すような逆流阻止用のダイオード１
２は不要となる。
【００１８】次に、入力端子１，２間の入力信号が遮断
されると、発光ダイオード３の光信号は消失する。これ
により、光起電力ダイオードアレイ４は光起電力の発生
を停止する。このとき、抵抗９の両端電圧が消失するの
で、デプリーションモードの制御用ＦＥＴ１４は低イン
ピーダンス状態に戻り、出力用ＦＥＴ５のゲート・ソー
ス間の蓄積電荷を放電させて、出力用ＦＥＴ５のドレイ
ン・ソース間を非導通状態とする。これにより、出力端
子６，７間は遮断状態となる。
されると、発光ダイオード３の光信号は消失する。これ
により、光起電力ダイオードアレイ４は光起電力の発生
を停止する。このとき、抵抗９の両端電圧が消失するの
で、デプリーションモードの制御用ＦＥＴ１４は低イン
ピーダンス状態に戻り、出力用ＦＥＴ５のゲート・ソー
ス間の蓄積電荷を放電させて、出力用ＦＥＴ５のドレイ
ン・ソース間を非導通状態とする。これにより、出力端
子６，７間は遮断状態となる。
【００１９】
【発明の効果】本発明によれば、光結合型の半導体リレ
ー回路において、入力信号に応答して発光ダイオードが
発生する光信号によりトリガーされるフォトサイリスタ
、あるいは前記光信号を受光して出力用ＦＥＴ駆動用の
光起電力ダイオードアレイが発生する光起電力によって
トリガーされるサイリスタを、出力用ＦＥＴのドレイン
・ゲート間に接続して、出力用ＦＥＴのゲート・ソース
間容量の充電経路を構成したので、従来のように、フォ
トトランジスタのような光導通型半導体素子と逆流阻止
用のダイオードの２素子で出力用ＦＥＴのゲート・ソー
ス間容量の充電経路を構成する場合に比べると、サイリ
スタ１素子で済むことから、回路素子数を削減できると
いう効果がある。したがって、誘電体分離基板を用いて
集線回路化した場合には、チップサイズを縮小すること
ができ、コストダウンが可能になるという効果がある。
ー回路において、入力信号に応答して発光ダイオードが
発生する光信号によりトリガーされるフォトサイリスタ
、あるいは前記光信号を受光して出力用ＦＥＴ駆動用の
光起電力ダイオードアレイが発生する光起電力によって
トリガーされるサイリスタを、出力用ＦＥＴのドレイン
・ゲート間に接続して、出力用ＦＥＴのゲート・ソース
間容量の充電経路を構成したので、従来のように、フォ
トトランジスタのような光導通型半導体素子と逆流阻止
用のダイオードの２素子で出力用ＦＥＴのゲート・ソー
ス間容量の充電経路を構成する場合に比べると、サイリ
スタ１素子で済むことから、回路素子数を削減できると
いう効果がある。したがって、誘電体分離基板を用いて
集線回路化した場合には、チップサイズを縮小すること
ができ、コストダウンが可能になるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来例の回路図である。
１ 入力端子
２ 入力端子
３ 発光ダイオード
４ 光起電力ダイオードアレイ
５ 出力用ＦＥＴ
６ 出力端子
７ 出力端子
８ 制御回路
９ 抵抗
１０ フォトサイリスタ
１１ フォトトランジスタ
１２ ダイオード
１３ サイリスタ
Claims (3)
- 【請求項１】 入力信号に応答して光信号を発生
する発光ダイオードと、発光ダイオードの光信号を受光
するように配置された光起電力ダイオードアレイと、光
起電力ダイオードアレイの光起電力をゲート・ソース間
に印加されてドレイン・ソース間の導通状態と非導通状
態とが切り替わる出力用ＦＥＴと、出力用ＦＥＴのゲー
ト・ソース間に蓄積電荷の放電経路を形成する制御回路
とを備える半導体リレー回路において、前記発光ダイオ
ードの光信号を受光するように配置された光導電型サイ
リスタを前記出力用ＦＥＴのドレイン・ゲート間に接続
したことを特徴とする半導体リレー回路。 - 【請求項２】 入力信号に応答して光信号を発生
する発光ダイオードと、発光ダイオードの光信号を受光
するように配置された光起電力ダイオードアレイと、こ
の光起電力ダイオードアレイに直列接続された抵抗と、
この抵抗を介して前記光起電力ダイオードアレイの光起
電力をゲート・ソース間に印加されてドレイン・ソース
間の導通状態と非導通状態とが切り替わる出力用ＦＥＴ
と、出力用ＦＥＴのゲート・ソース間に蓄積電荷の放電
経路を形成する制御回路とを備える半導体リレー回路に
おいて、前記光起電力ダイオードアレイによる光起電力
の発生時に前記抵抗の両端に生じる電圧によりトリガー
されて、前記出力用ＦＥＴのゲート・ソース間蓄積電荷
の充電経路を形成するサイリスタを、前記出力用ＦＥＴ
のドレイン・ゲート間に接続したことを特徴とする半導
体リレー回路。 - 【請求項３】 前記サイリスタに対して直列的に
限流抵抗を接続したことを特徴とする請求項１又は２記
載の半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094205A JPH04324711A (ja) | 1991-04-24 | 1991-04-24 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094205A JPH04324711A (ja) | 1991-04-24 | 1991-04-24 | 半導体リレー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324711A true JPH04324711A (ja) | 1992-11-13 |
Family
ID=14103806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094205A Pending JPH04324711A (ja) | 1991-04-24 | 1991-04-24 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19847812A1 (de) * | 1998-01-15 | 1999-07-22 | Jovan Prof Dr Antula | Elektronisches Lastrelais |
-
1991
- 1991-04-24 JP JP3094205A patent/JPH04324711A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19847812A1 (de) * | 1998-01-15 | 1999-07-22 | Jovan Prof Dr Antula | Elektronisches Lastrelais |
| DE19847812C2 (de) * | 1998-01-15 | 2000-06-08 | Jovan Antula | Elektronisches Lastrelais |
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