JPH04324952A - Evaluation method of semiconductor device - Google Patents
Evaluation method of semiconductor deviceInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体装置の評価方法に
関し、特にマイクロローディング効果による配線幅の実
効的変化の評価方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for evaluating semiconductor devices, and more particularly to a method for evaluating effective changes in wiring width due to microloading effects.
【０００２】0002
【従来の技術】従来、配線幅の実効的変化を電気的に評
価する技術には、特公平１−４７０１１号公報に記載さ
れているものがあり、以下図３を参照しながらその概略
を説明する。まず図３に示す如く、配線のモニター用パ
ターン（１），（２）（その配線幅は夫々Ｗ１，Ｗ２（
Ｗ１＞Ｗ２）、その配線長はいずれもＬである）と、チ
ェック用のパッド（３），（４），（５）とからなる２
つのモニター素子を半導体チップ上のコーナー部分に設
ける。[Prior Art] Conventionally, there is a technique described in Japanese Patent Publication No. 1-47011 for electrically evaluating the effective change in wiring width, and its outline will be explained below with reference to FIG. do. First, as shown in Figure 3, the wiring monitor patterns (1) and (2) (the wiring widths are W1 and W2 (respectively)
W1>W2), the wiring lengths of which are all L), and check pads (3), (4), and (5).
Two monitor elements are provided at the corners of the semiconductor chip.
【０００３】そして、モニター用パターン（１），（２
）の抵抗値を測定する。この抵抗値をＲ１，Ｒ２とし、
配線のシート抵抗をＲＳとし、配線幅の実効的変化をΔ
Ｗとすれば、これらの関係は次式１，２で与えられる。
Ｒ１＝ＬＲＳ／（Ｗ１−ΔＷ） ………………
………（式１） Ｒ２＝ＬＲＳ／（Ｗ２−ΔＷ）
………………………（式２） 故に、（式１），（
式２）よりＬＲＳを消去すれば配線幅の実効的変化は次
式により算出することができる。[0003] Then, monitor patterns (1) and (2)
) to measure the resistance value. Let these resistance values be R1 and R2,
Let the sheet resistance of the wiring be RS, and the effective change in the wiring width be Δ
If W, then these relationships are given by the following equations 1 and 2. R1=LRS/(W1-ΔW) ………………
......(Formula 1) R2=LRS/(W2-ΔW)
………………………(Formula 2) Therefore, (Formula 1), (
By eliminating LRS from equation 2), the effective change in wiring width can be calculated using the following equation.
【０００４】
ΔＷ＝（Ｗ２Ｒ２−Ｗ１Ｒ１）／（Ｒ２−Ｒ１
）………（式３）ΔW=(W2R2−W1R1)/(R2−R1
)……(Formula 3)
【０００５】[0005]
【発明が解決しようとする課題】ところで図２に示す如
く、ΔＷは配線幅が比較的大きい場合にはほぼ一定であ
るが、ある程度以下に小さくなると、幅Ｗに依存して大
きくなるというマイクロローディング効果と称するサイ
ズ効果が生ずる。このマイクロローディング効果に伴う
配線幅の実効的変化を求めることは、今後益々微細化さ
れていく配線の特性を評価する上で重要な事である。[Problems to be Solved by the Invention] As shown in FIG. 2, ΔW is almost constant when the wiring width is relatively large, but when it becomes smaller below a certain level, it increases depending on the width W, which is a phenomenon called microloading. There is a size effect called the effect. Determining the effective change in interconnect width due to this microloading effect is important in evaluating the characteristics of interconnects that will become increasingly finer in the future.
【０００６】しかし、上述した方法では配線幅の実効的
変化は配線幅に依存せず一定であるという仮定のもとに
行なわれているために、かかるマイクロローディング効
果に伴う配線幅の実効的変化を正確に評価することがで
きないという問題点を有していた。本発明はかかる従来
の問題に鑑みて創作されたものであり、マイクロローデ
ィング効果による配線幅の実効的変化を電気的測定によ
り正確かつ迅速に評価する方法を提供することを目的と
している。However, since the above-mentioned method is based on the assumption that the effective change in the wiring width is constant and does not depend on the wiring width, the effective change in the wiring width due to the microloading effect is The problem was that it was not possible to accurately evaluate the The present invention was created in view of such conventional problems, and it is an object of the present invention to provide a method for accurately and quickly evaluating the effective change in wiring width due to the microloading effect by electrical measurement.
【０００７】[0007]
【課題を解決するための手段】本発明による方法は、３
つのモニター用パターン（１３），（１４），（１５）
（その配線幅は夫々Ｗ１，Ｗ２，Ｗ３（Ｗ１＞Ｗ２＞Ｗ
３）、その配線長はいずれもＬである。）と、チェック
用パッド（１６），（１７），（１８），（１９）とか
らなる３つのモニター素子を設け、該モニター用パター
ン（１３），（１４），（１５）の抵抗値を測定し、そ
の測定結果からマイクロローディング効果による配線幅
の実効的変化を評価することを特徴としている。[Means for Solving the Problems] The method according to the present invention includes 3
Two monitor patterns (13), (14), (15)
(The wiring widths are W1, W2, W3 (W1>W2>W
3), the wiring lengths are all L. ) and check pads (16), (17), (18), (19) are provided, and the resistance values of the monitor patterns (13), (14), (15) are measured. The feature is that the effective change in wiring width due to the microloading effect is evaluated from the measurement results.
【０００８】[0008]
【作用】上述した手段によれば、モニター用パターン（
１３），（１４）の配線幅Ｗ１，Ｗ２をマイクロローデ
ィング効果の影響を受けない程度に大きくすることによ
って、モニター用パターン（１５）の配線幅Ｗ３におけ
るマイクロローディング効果に伴う配線幅の実効的変化
を電気的測定により正確かつ迅速に評価することが可能
となる。[Operation] According to the above-mentioned means, the monitor pattern (
13) By increasing the wiring widths W1 and W2 in (14) to such an extent that they are not affected by the microloading effect, the effective change in the wiring width due to the microloading effect in the wiring width W3 of the monitor pattern (15) can be achieved. can be evaluated accurately and quickly by electrical measurement.
【０００９】[0009]
【実施例】次に本発明に係る一実施例を図１を参照しな
がら説明する。まず必要な不純物拡散層や必要な絶縁膜
の形成された半導体ウェハー上に、例えば４０００Åの
厚さの多結晶シリコン薄膜を減圧ＣＶＤ法により形成す
る。次に該多結晶シリコン薄膜上の所要領域にレジスト
を形成し、該レジストをマスクとして異方性のエッチン
グをすることにより、前記半導体ウェハー上に配置され
た、複数の半導体装置（１１）の所要の配線を形成する
（詳細は図示せず）。Embodiment Next, an embodiment of the present invention will be described with reference to FIG. First, a polycrystalline silicon thin film having a thickness of, for example, 4000 Å is formed by low pressure CVD on a semiconductor wafer on which necessary impurity diffusion layers and necessary insulating films have been formed. Next, a resist is formed in a required region on the polycrystalline silicon thin film, and anisotropic etching is performed using the resist as a mask, thereby forming a plurality of semiconductor devices (11) arranged on the semiconductor wafer. wiring (details not shown).
【００１０】このとき、同時に各半導体装置（１１）を
区画するスクライブ領域（１２）の所定領域にモニター
用パターン（１３），（１４），（１５）を形成する。
この後モニター用パターン（１３），（１４），（１５
）と電気的にコンタクトしたアルミニウムよりなるモニ
ター用パッド（１６），（１７），（１８），（１９）
を各半導体装置（１１）のアルミニウム配線及びボンデ
ィングパッドと同時に形成する。At this time, monitor patterns (13), (14), and (15) are simultaneously formed in predetermined areas of the scribe area (12) that partitions each semiconductor device (11). After this, monitor patterns (13), (14), (15)
) Monitoring pads (16), (17), (18), (19) made of aluminum in electrical contact with
are formed simultaneously with the aluminum wiring and bonding pads of each semiconductor device (11).
【００１１】モニター用パターン（１３），（１４），
（１５）はその配線幅Ｗ１及びＷ２についてはマイクロ
ローディング効果が問題とならない程度の大きさ、例え
ば５μｍ及び３μｍに形成し、Ｗ３については半導体装
置（１１）の最小配線幅、例えば１μｍに形成し、長さ
Ｌは一律に例えば５０μｍに形成する。これらのモニタ
ー用パターン（１３），（１４），（１５）の抵抗値測
定は、４本の探針を前記モニター用パッド（１６），（
１７），（１８），（１９）に同時に当て、パラメトリ
ックテスターを用いて迅速に行うことができる。Monitor patterns (13), (14),
The wiring widths W1 and W2 of (15) are formed to such a size that the microloading effect does not become a problem, for example, 5 μm and 3 μm, and the wiring width W3 is formed to the minimum wiring width of the semiconductor device (11), for example, 1 μm. , the length L is uniformly formed, for example, 50 μm. To measure the resistance values of these monitoring patterns (13), (14), and (15), the four probes are attached to the monitoring pads (16), (
17), (18), and (19) at the same time, and can be quickly performed using a parametric tester.
【００１２】次にマイクロローディング効果による配線
幅の実効的変化の解析方法を示す。マイクロローディン
グ効果を伴わない通常の実効的変化をΔＷ１（μｍ）、
マイクロローディング効果による実効的変化をΔＷ２（
μｍ）、抵抗をＲＳ（Ω／口）、モニター用パターン（
１３），（１４），（１５）の抵抗値をＲ１，Ｒ２，Ｒ
３とすれば、次式が成り立つ。Next, a method for analyzing the effective change in wiring width due to the microloading effect will be described. The normal effective change without microloading effect is ΔW1 (μm),
The effective change due to microloading effect is expressed as ΔW2(
μm), resistance as RS (Ω/mouth), monitor pattern (
13), (14), and (15) as R1, R2, and R
3, the following formula holds true.
【００１３】
Ｒ１＝１００・ＲＳ／（５−ΔＷ１） ………
………（式４） Ｒ２＝１００・ＲＳ／（３−Δ
Ｗ１） ………………（式５） Ｒ３＝１００・
ＲＳ／（１−ΔＷ１−ΔＷ２） ……（式６） 故
に、Ｒ１，Ｒ２，Ｒ３を測定すれば（式４），（式５）
及び（式６）を解くことによって、ΔＷ１，ΔＷ２及び
ＲＳを求めることができる。[0013] R1=100・RS/(5−ΔW1)……
......(Formula 4) R2=100・RS/(3-Δ
W1) ………………(Formula 5) R3=100・
RS/(1-ΔW1-ΔW2) ...(Formula 6) Therefore, if R1, R2, and R3 are measured, (Formula 4), (Formula 5)
By solving (Equation 6), ΔW1, ΔW2, and RS can be obtained.
【００１４】なお、配線幅が１μｍの配線については、
マイクロローディング効果による変化分も入れた配線幅
の実効的変化がΔＷ１＋ΔＷ２で与えられ、さらに異な
る配線幅を有するモニター素子を追加することにより図
２に示す配線幅の実効的変化の配線幅に対する依存性を
さらに詳細に評価することができることは言うまでもな
い。[0014] Regarding the wiring with a wiring width of 1 μm,
The effective change in the wiring width including the change due to the microloading effect is given by ΔW1 + ΔW2, and by adding monitor elements with different wiring widths, the dependence of the effective change in the wiring width on the wiring width as shown in Fig. 2 is obtained. Needless to say, it is possible to evaluate in more detail.
【００１５】[0015]
【発明の効果】以上説明したように、本発明によれば半
導体装置と共に配線幅の異なる３つのモニター素子を設
けているので、マイクロローディング効果も含めた配線
幅の実効的変化を正確にモニターすることができ、モニ
ター結果に基づく製造条件の制御を通じて、半導体装置
の特性の向上及び安定化を図ることが可能となる。[Effects of the Invention] As explained above, according to the present invention, since three monitor elements with different wiring widths are provided together with the semiconductor device, effective changes in wiring width including microloading effects can be accurately monitored. By controlling the manufacturing conditions based on the monitoring results, it is possible to improve and stabilize the characteristics of the semiconductor device.
【図１】本発明の一実施例を説明するためのパターン図
面である。FIG. 1 is a pattern drawing for explaining one embodiment of the present invention.
【図２】配線幅の実効果的変化の配線幅に対する依存性
を示す図面である。FIG. 2 is a drawing showing the dependence of an effective change in wiring width on wiring width.
【図３】従来例に係る半導体装置の評価方法を説明する
ためのパターン図面である。FIG. 3 is a pattern drawing for explaining a conventional semiconductor device evaluation method.
Claims (2)
を測定することによって配線幅の実効的変化を評価する
半導体装置の評価方法において、互いに幅が異なる３つ
のモニター素子を設け、該モニター素子の抵抗値を夫々
測定し、その測定結果からマイクロローディング効果に
伴う配線幅の実効的変化を評価することを特徴とする半
導体装置の評価方法。1. A method for evaluating a semiconductor device in which an effective change in wiring width is evaluated by measuring the resistance value of monitor elements having different wiring widths, in which three monitor elements having different widths are provided, and the 1. A method for evaluating a semiconductor device, comprising measuring resistance values and evaluating effective changes in wiring width due to microloading effects from the measurement results.
スクライブ領域に形成されていることを特徴とする請求
項１記載の半導体装置の評価方法。2. The method for evaluating a semiconductor device according to claim 1, wherein the three monitor elements are formed in a scribe area of a wafer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9574191A JPH04324952A (en) | 1991-04-25 | 1991-04-25 | Evaluation method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9574191A JPH04324952A (en) | 1991-04-25 | 1991-04-25 | Evaluation method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324952A true JPH04324952A (en) | 1992-11-13 |
Family
ID=14145917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9574191A Pending JPH04324952A (en) | 1991-04-25 | 1991-04-25 | Evaluation method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324952A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817259A3 (en) * | 1996-06-26 | 1999-12-22 | Nec Corporation | Thin film capacitor with resistance measuring element |
| US6712903B2 (en) * | 2001-04-30 | 2004-03-30 | Hynix Semiconductor, Inc. | Mask for evaluating selective epitaxial growth process |
-
1991
- 1991-04-25 JP JP9574191A patent/JPH04324952A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817259A3 (en) * | 1996-06-26 | 1999-12-22 | Nec Corporation | Thin film capacitor with resistance measuring element |
| US6712903B2 (en) * | 2001-04-30 | 2004-03-30 | Hynix Semiconductor, Inc. | Mask for evaluating selective epitaxial growth process |
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