JPH04325992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04325992A JPH04325992A JP3096823A JP9682391A JPH04325992A JP H04325992 A JPH04325992 A JP H04325992A JP 3096823 A JP3096823 A JP 3096823A JP 9682391 A JP9682391 A JP 9682391A JP H04325992 A JPH04325992 A JP H04325992A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は冗長機能を備えた半導
体記憶装置に関するものである。近年の半導体記憶装置
ではその大容量化にともなってチップ面積が増大すると
ともに冗長機能を備えることによってもチップ面積が増
大する。このため、冗長機能を備えることによるチップ
面積の増大を抑制することが要請されている。
体記憶装置に関するものである。近年の半導体記憶装置
ではその大容量化にともなってチップ面積が増大すると
ともに冗長機能を備えることによってもチップ面積が増
大する。このため、冗長機能を備えることによるチップ
面積の増大を抑制することが要請されている。
【０００２】
【従来の技術】冗長機能を備えた従来のＤＲＡＭの基本
的構成を図５に従って説明すると、セル領域１は複数の
ブロックで構成され、各ブロックは通常セル領域２と冗
長セル領域３とから構成され、通常セル領域２内の通常
セルはプリデコーダ４から通常セル選択線５を介してコ
ラムデコーダ６に出力される通常セル選択信号に基づい
て同コラムデコーダ６から出力されるコラム選択信号と
、ロウデコーダ７から出力されるロウ選択信号とに基づ
いて選択される。
的構成を図５に従って説明すると、セル領域１は複数の
ブロックで構成され、各ブロックは通常セル領域２と冗
長セル領域３とから構成され、通常セル領域２内の通常
セルはプリデコーダ４から通常セル選択線５を介してコ
ラムデコーダ６に出力される通常セル選択信号に基づい
て同コラムデコーダ６から出力されるコラム選択信号と
、ロウデコーダ７から出力されるロウ選択信号とに基づ
いて選択される。
【０００３】一方、冗長セル領域３内の冗長セルは冗長
ＲＯＭ８から冗長セル選択線９を介して冗長デコーダ１
０に出力される冗長セル選択信号に基づいて冗長デコー
ダ１０から出力されるコラム選択信号と、ロウデコーダ
７から出力されるロウ選択信号とに基づいて選択される
。このように構成されたＤＲＡＭのデコーダ部分の具体
的構成を図６に従って説明すると、多数本の前記通常セ
ル選択線５は第一群〜第三群５ａ，５ｂ，５ｃに分けら
れ、各群５ａ，５ｂ，５ｃがプリデコーダ４ａ，４ｂ，
４ｃにそれぞれ接続されている。そして、通常セル領域
内のビット線ＢＬ，バーＢＬの各対を選択する各コラム
選択ゲート１１にはコラムデコーダ６からＨレベルある
いはＬレベルのコラム選択信号がコラム選択線ＣＬを介
して出力される。すなわち、各コラム選択線ＣＬはＰチ
ャネルＭＯＳトランジスタＴｒ１〜Ｔｒ３のドレインに
接続され、そのトランジスタＴｒ１〜Ｔｒ３のソースは
電源Ｖｃｃに接続されるとともにゲートは第一〜第三の
群５ａ，５ｂ，５ｃの中の一本の選択線にそれぞれ接続
され、トランジスタＴｒ３のドレインと電源Ｖｓｓとの
間にはＮチャネルＭＯＳトランジスタＴｒ４〜Ｔｒ６が
直列に接続され、そのトランジスタＴｒ４のゲートは前
記トランジスタＴｒ３のゲートが接続された選択線に接
続され、トランジスタＴｒ５のゲートは前記トランジス
タＴｒ２のゲートが接続された選択線に接続され、トラ
ンジスタＴｒ４のゲートは前記トランジスタＴｒ１のゲ
ートが接続された選択線に接続されている。
ＲＯＭ８から冗長セル選択線９を介して冗長デコーダ１
０に出力される冗長セル選択信号に基づいて冗長デコー
ダ１０から出力されるコラム選択信号と、ロウデコーダ
７から出力されるロウ選択信号とに基づいて選択される
。このように構成されたＤＲＡＭのデコーダ部分の具体
的構成を図６に従って説明すると、多数本の前記通常セ
ル選択線５は第一群〜第三群５ａ，５ｂ，５ｃに分けら
れ、各群５ａ，５ｂ，５ｃがプリデコーダ４ａ，４ｂ，
４ｃにそれぞれ接続されている。そして、通常セル領域
内のビット線ＢＬ，バーＢＬの各対を選択する各コラム
選択ゲート１１にはコラムデコーダ６からＨレベルある
いはＬレベルのコラム選択信号がコラム選択線ＣＬを介
して出力される。すなわち、各コラム選択線ＣＬはＰチ
ャネルＭＯＳトランジスタＴｒ１〜Ｔｒ３のドレインに
接続され、そのトランジスタＴｒ１〜Ｔｒ３のソースは
電源Ｖｃｃに接続されるとともにゲートは第一〜第三の
群５ａ，５ｂ，５ｃの中の一本の選択線にそれぞれ接続
され、トランジスタＴｒ３のドレインと電源Ｖｓｓとの
間にはＮチャネルＭＯＳトランジスタＴｒ４〜Ｔｒ６が
直列に接続され、そのトランジスタＴｒ４のゲートは前
記トランジスタＴｒ３のゲートが接続された選択線に接
続され、トランジスタＴｒ５のゲートは前記トランジス
タＴｒ２のゲートが接続された選択線に接続され、トラ
ンジスタＴｒ４のゲートは前記トランジスタＴｒ１のゲ
ートが接続された選択線に接続されている。
【０００４】従って、このようなトランジスタＴｒ１〜
Ｔｒ６のゲートが接続される各群５ａ，５ｂ，５ｃ内の
３本の選択線がすべてＨレベルとなった時に限り当該コ
ラム選択線ＣＬを介してコラム選択ゲート１１にＨレベ
ルのコラム選択信号が出力されて当該ビット線ＢＬ，バ
ーＢＬが選択される。そして、通常セル領域内の各コラ
ム選択線ＣＬにこのようなトランジスタＴｒ１〜Ｔｒ６
がそれぞれ接続されてコラムデコーダ６が構成され、各
コラム選択線ＣＬ毎のトランジスタＴｒ１〜Ｔｒ６のゲ
ートが接続される各群５ａ，５ｂ，５ｃ内の一本ずつの
選択線は少なくとも一本が異なるように接続されている
。
Ｔｒ６のゲートが接続される各群５ａ，５ｂ，５ｃ内の
３本の選択線がすべてＨレベルとなった時に限り当該コ
ラム選択線ＣＬを介してコラム選択ゲート１１にＨレベ
ルのコラム選択信号が出力されて当該ビット線ＢＬ，バ
ーＢＬが選択される。そして、通常セル領域内の各コラ
ム選択線ＣＬにこのようなトランジスタＴｒ１〜Ｔｒ６
がそれぞれ接続されてコラムデコーダ６が構成され、各
コラム選択線ＣＬ毎のトランジスタＴｒ１〜Ｔｒ６のゲ
ートが接続される各群５ａ，５ｂ，５ｃ内の一本ずつの
選択線は少なくとも一本が異なるように接続されている
。
【０００５】例えば２コラムの冗長セル領域３の２対の
ビット線ＢＬｊ，バーＢＬｊのいずれかの対を選択する
ための２本の冗長セル選択線９は前記冗長ＲＯＭ８に接
続され、ビット線ＢＬｊ，バーＢＬｊの各対を選択する
各コラム選択ゲート１１には冗長デコーダ１０からＨレ
ベルあるいはＬレベルの冗長コラム選択信号が冗長コラ
ム選択線ＣＬｊを介して出力される。すなわち、各冗長
コラム選択線ＣＬｊには前記冗長セル選択線９から冗長
デコーダ１０を介してＨレベルあるいはＬレベルの冗長
コラム選択信号が出力され、冗長動作時には冗長ＲＯＭ
８から２本の冗長セル選択線９のいずれかにＨレベルの
冗長コラム選択信号が出力される。
ビット線ＢＬｊ，バーＢＬｊのいずれかの対を選択する
ための２本の冗長セル選択線９は前記冗長ＲＯＭ８に接
続され、ビット線ＢＬｊ，バーＢＬｊの各対を選択する
各コラム選択ゲート１１には冗長デコーダ１０からＨレ
ベルあるいはＬレベルの冗長コラム選択信号が冗長コラ
ム選択線ＣＬｊを介して出力される。すなわち、各冗長
コラム選択線ＣＬｊには前記冗長セル選択線９から冗長
デコーダ１０を介してＨレベルあるいはＬレベルの冗長
コラム選択信号が出力され、冗長動作時には冗長ＲＯＭ
８から２本の冗長セル選択線９のいずれかにＨレベルの
冗長コラム選択信号が出力される。
【０００６】このように構成されたＤＲＡＭの動作を簡
単に説明すると、冗長動作を行わない場合にはプリデコ
ーダ４ａ，４ｂ，４ｃに接続された通常セル選択線の各
群５ａ，５ｂ，５ｃ内でそれぞれ一本ずつの選択線がＨ
レベルとなると、コラムデコーダ６によりいずれかのコ
ラム選択線ＣＬがＨレベルとなってそのコラム選択線に
対応するビット線ＢＬ，バーＢＬが選択され、当該ビッ
ト線ＢＬ，バーＢＬに接続された多数の記憶セルの中か
らワード線で選択された記憶セルのセル情報がコラム選
択ゲート１１を介してデータバスＤＢ，バーＤＢに読み
出される。
単に説明すると、冗長動作を行わない場合にはプリデコ
ーダ４ａ，４ｂ，４ｃに接続された通常セル選択線の各
群５ａ，５ｂ，５ｃ内でそれぞれ一本ずつの選択線がＨ
レベルとなると、コラムデコーダ６によりいずれかのコ
ラム選択線ＣＬがＨレベルとなってそのコラム選択線に
対応するビット線ＢＬ，バーＢＬが選択され、当該ビッ
ト線ＢＬ，バーＢＬに接続された多数の記憶セルの中か
らワード線で選択された記憶セルのセル情報がコラム選
択ゲート１１を介してデータバスＤＢ，バーＤＢに読み
出される。
【０００７】一方、冗長動作を行う場合には各プリデコ
ーダ４ａ，４ｂ，４ｃの出力信号はＬレベルとなって通
常セル領域からの記憶セルの選択は停止され、冗長ＲＯ
Ｍ８に接続された冗長セル選択線９のいずれか一方がＨ
レベルとなり、冗長セル領域３の２対のビット線ＢＬｊ
，バーＢＬｊのいずれかの対が選択され、当該ビット線
ＢＬｊ，バーＢＬｊに接続された多数の記憶セルの中か
らワード線で選択された記憶セルのセル情報がコラム選
択ゲート１１を介してデータバスＤＢ，バーＤＢに読み
出される。
ーダ４ａ，４ｂ，４ｃの出力信号はＬレベルとなって通
常セル領域からの記憶セルの選択は停止され、冗長ＲＯ
Ｍ８に接続された冗長セル選択線９のいずれか一方がＨ
レベルとなり、冗長セル領域３の２対のビット線ＢＬｊ
，バーＢＬｊのいずれかの対が選択され、当該ビット線
ＢＬｊ，バーＢＬｊに接続された多数の記憶セルの中か
らワード線で選択された記憶セルのセル情報がコラム選
択ゲート１１を介してデータバスＤＢ，バーＤＢに読み
出される。
【０００８】
【発明が解決しようとする課題】ところが、上記のよう
な構成のＤＲＡＭではプリデコーダ４ａ，４ｂ，４ｃか
らコラムデコーダ６に通常セル選択信号を出力する第一
群〜第三群５ａ，５ｂ，５ｃの通常セル選択線と冗長Ｒ
ＯＭ８から冗長デコーダ１０に冗長セル選択信号を出力
する冗長セル選択線９とがそれぞれ独立して設けられ、
その冗長セル選択線９は冗長セル領域３のコラム数を増
加させるつれてその本数が増大する。従って、冗長セル
領域３を増大させるにしたがって、セル領域の増大とと
もに冗長セル選択線９の配線スペースが増大してチップ
面積を大きく増大させるという問題点がある。また、上
記従来例ではコラム側に冗長セル領域を設けたが、ロウ
側に冗長セル領域を設けた場合にも同様な問題点が生ず
る。
な構成のＤＲＡＭではプリデコーダ４ａ，４ｂ，４ｃか
らコラムデコーダ６に通常セル選択信号を出力する第一
群〜第三群５ａ，５ｂ，５ｃの通常セル選択線と冗長Ｒ
ＯＭ８から冗長デコーダ１０に冗長セル選択信号を出力
する冗長セル選択線９とがそれぞれ独立して設けられ、
その冗長セル選択線９は冗長セル領域３のコラム数を増
加させるつれてその本数が増大する。従って、冗長セル
領域３を増大させるにしたがって、セル領域の増大とと
もに冗長セル選択線９の配線スペースが増大してチップ
面積を大きく増大させるという問題点がある。また、上
記従来例ではコラム側に冗長セル領域を設けたが、ロウ
側に冗長セル領域を設けた場合にも同様な問題点が生ず
る。
【０００９】この発明の目的は、冗長セル領域の増大に
ともなう冗長セル選択線の配線スペースの増大によるチ
ップ面積の増大を防止し得る半導体記憶装置を提供する
ことにある。
ともなう冗長セル選択線の配線スペースの増大によるチ
ップ面積の増大を防止し得る半導体記憶装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、セル領域を通常セル領域２と冗長
セル領域３とで構成するとともに該通常セル領域２から
通常セルを選択するデコーダ６と該冗長セル領域３から
冗長セルを選択する冗長デコーダ１２とを備え、プリデ
コーダ４から出力される通常セル選択信号に基づいて前
記デコーダ６で通常セルを選択するとともに冗長ＲＯＭ
８から出力される冗長セル選択信号に基づいて前記冗長
デコーダ１２で前記冗長セルを選択する半導体記憶装置
で、前記プリデコーダ４と前記冗長ＲＯＭ８はそのいず
れかを選択する切り換えスイッチ回路１３を介して共通
の選択線５で前記デコーダ６及び冗長デコーダ１２に接
続している。
図である。すなわち、セル領域を通常セル領域２と冗長
セル領域３とで構成するとともに該通常セル領域２から
通常セルを選択するデコーダ６と該冗長セル領域３から
冗長セルを選択する冗長デコーダ１２とを備え、プリデ
コーダ４から出力される通常セル選択信号に基づいて前
記デコーダ６で通常セルを選択するとともに冗長ＲＯＭ
８から出力される冗長セル選択信号に基づいて前記冗長
デコーダ１２で前記冗長セルを選択する半導体記憶装置
で、前記プリデコーダ４と前記冗長ＲＯＭ８はそのいず
れかを選択する切り換えスイッチ回路１３を介して共通
の選択線５で前記デコーダ６及び冗長デコーダ１２に接
続している。
【００１１】
【作用】通常動作時には切り換えスイッチ回路１３によ
りプリデコーダ４が選択線５に接続されて同プリデコー
ダ４から選択線５を介してコラムデコーダ６に通常セル
選択信号が出力され、冗長動作時には切り換えスイッチ
回路１３により冗長ＲＯＭ８が選択線５に接続されて同
冗長ＲＯＭ８から選択線５を介して冗長デコーダ１２に
冗長セル選択信号が出力される。
りプリデコーダ４が選択線５に接続されて同プリデコー
ダ４から選択線５を介してコラムデコーダ６に通常セル
選択信号が出力され、冗長動作時には切り換えスイッチ
回路１３により冗長ＲＯＭ８が選択線５に接続されて同
冗長ＲＯＭ８から選択線５を介して冗長デコーダ１２に
冗長セル選択信号が出力される。
【００１２】
【実施例】以下、この発明を具体化した第一の実施例を
図２及び図３に従って説明する。なお、前記従来例と同
一構成部分は同一符号を付してその説明を省略する。図
２に示すように、この実施例の通常セル領域２、冗長セ
ル領域３、コラムデコーダ６及び第一群〜第三群５ａ，
５ｂ，５ｃの通常セル選択線は前記従来例と同一構成で
ある。そして、冗長デコーダ１２は各冗長コラム選択線
ＣＬｊに前記コラムデコーダ６と同様な構成のトランジ
スタＴｒ１〜Ｔｒ６が接続されて構成され、その各トラ
ンジスタＴｒ１のゲートが第三群５ｃ内のそれぞれ異な
る通常セル選択線に接続されている点においてのみ前記
コラムデコーダ６と相違する。
図２及び図３に従って説明する。なお、前記従来例と同
一構成部分は同一符号を付してその説明を省略する。図
２に示すように、この実施例の通常セル領域２、冗長セ
ル領域３、コラムデコーダ６及び第一群〜第三群５ａ，
５ｂ，５ｃの通常セル選択線は前記従来例と同一構成で
ある。そして、冗長デコーダ１２は各冗長コラム選択線
ＣＬｊに前記コラムデコーダ６と同様な構成のトランジ
スタＴｒ１〜Ｔｒ６が接続されて構成され、その各トラ
ンジスタＴｒ１のゲートが第三群５ｃ内のそれぞれ異な
る通常セル選択線に接続されている点においてのみ前記
コラムデコーダ６と相違する。
【００１３】第一群５ａの通常セル選択線は切り換えス
イッチ回路１３ａを介して前記プリデコーダ４ａと電源
Ｖｓｓとのいずれかに接続可能であり、第二群５ｂの通
常セル選択線は切り換えスイッチ回路１３ｂを介して前
記プリデコーダ４ｂと冗長ＲＯＭ８とのいずれかに接続
可能であり、第三群５ｃの通常セル選択線は切り換えス
イッチ回路１３ｃを介して前記プリデコーダ４ｃに接続
可能であるとともに、第三群５ｃ内の通常セル選択線の
中で前記冗長デコーダ１２に接続された選択線には切り
換えスイッチ回路１３ｃを介して電源Ｖｃｃを供給可能
となっている。
イッチ回路１３ａを介して前記プリデコーダ４ａと電源
Ｖｓｓとのいずれかに接続可能であり、第二群５ｂの通
常セル選択線は切り換えスイッチ回路１３ｂを介して前
記プリデコーダ４ｂと冗長ＲＯＭ８とのいずれかに接続
可能であり、第三群５ｃの通常セル選択線は切り換えス
イッチ回路１３ｃを介して前記プリデコーダ４ｃに接続
可能であるとともに、第三群５ｃ内の通常セル選択線の
中で前記冗長デコーダ１２に接続された選択線には切り
換えスイッチ回路１３ｃを介して電源Ｖｃｃを供給可能
となっている。
【００１４】そして、切り換えスイッチ回路１３ａ，１
３ｂ，１３ｃは冗長判定回路（図示しない）から冗長信
号が出力されない場合には第一群〜第三群５ａ，５ｂ，
５ｃの通常セル選択線をそれぞれプリデコーダ４ａ，４
ｂ，４ｃに接続し、冗長判定回路から冗長信号が出力さ
れた場合には切り換えスイッチ回路１３ａは第一群５ａ
の通常セル選択線を電源Ｖｓｓに接続し、切り換えスイ
ッチ回路１３ｂは第二群５ｂの通常セル選択線を冗長Ｒ
ＯＭ８に接続し、切り換えスイッチ回路１３ｃは第三群
５ｃの通常セル選択線の中から冗長デコーダ１２に接続
されている選択線を電源Ｖｃｃに接続するようになって
いる。
３ｂ，１３ｃは冗長判定回路（図示しない）から冗長信
号が出力されない場合には第一群〜第三群５ａ，５ｂ，
５ｃの通常セル選択線をそれぞれプリデコーダ４ａ，４
ｂ，４ｃに接続し、冗長判定回路から冗長信号が出力さ
れた場合には切り換えスイッチ回路１３ａは第一群５ａ
の通常セル選択線を電源Ｖｓｓに接続し、切り換えスイ
ッチ回路１３ｂは第二群５ｂの通常セル選択線を冗長Ｒ
ＯＭ８に接続し、切り換えスイッチ回路１３ｃは第三群
５ｃの通常セル選択線の中から冗長デコーダ１２に接続
されている選択線を電源Ｖｃｃに接続するようになって
いる。
【００１５】このような構成により、切り換えスイッチ
回路１３ａ，１３ｂ，１３ｃに冗長信号が出力されてい
ない場合には第一群〜第三群５ａ，５ｂ，５ｃの通常セ
ル選択線が切り換えスイッチ回路１３ａ，１３ｂ，１３
ｃを介してそれぞれプリデコーダ４ａ，４ｂ，４ｃに接
続され、各プリデコーダ４ａ，４ｂ，４ｃの出力信号に
基づいて通常セル領域２内のいずれか一対のビット線Ｂ
Ｌ，バーＢＬが選択される。
回路１３ａ，１３ｂ，１３ｃに冗長信号が出力されてい
ない場合には第一群〜第三群５ａ，５ｂ，５ｃの通常セ
ル選択線が切り換えスイッチ回路１３ａ，１３ｂ，１３
ｃを介してそれぞれプリデコーダ４ａ，４ｂ，４ｃに接
続され、各プリデコーダ４ａ，４ｂ，４ｃの出力信号に
基づいて通常セル領域２内のいずれか一対のビット線Ｂ
Ｌ，バーＢＬが選択される。
【００１６】一方、切り換えスイッチ回路１３ａ，１３
ｂ，１３ｃに冗長信号が入力されると、第一群５ａの通
常セル選択線が切り換えスイッチ回路１３ａを介して電
源Ｖｓｓに接続されるため、通常セル領域２の各ビット
線ＢＬ，バーＢＬは全て非選択状態となる。そして、第
二群５ｂの通常セル選択線が切り換えスイッチ回路１３
ｂを介して冗長ＲＯＭ８に接続され、第三群５ｃの通常
セル選択線の中から冗長デコーダ１２に接続されている
選択線に切り換えスイッチ１３ｃを介して電源Ｖｃｃが
供給されると、冗長ＲＯＭ８の出力信号に基づいて冗長
セル領域３内のいずれかの対のビット線ＢＬｊ，バーＢ
Ｌｊが選択される。従って、切り換えスイッチ１３ｃの
切り換えによる第三群５ｃの通常セル選択線への電源Ｖ
ｃｃの供給に基づいて冗長デコーダ１２が動作するので
、第三群５ｃの通常セル選択線への電源Ｖｃｃの供給が
冗長動作のタイミング信号となっている。
ｂ，１３ｃに冗長信号が入力されると、第一群５ａの通
常セル選択線が切り換えスイッチ回路１３ａを介して電
源Ｖｓｓに接続されるため、通常セル領域２の各ビット
線ＢＬ，バーＢＬは全て非選択状態となる。そして、第
二群５ｂの通常セル選択線が切り換えスイッチ回路１３
ｂを介して冗長ＲＯＭ８に接続され、第三群５ｃの通常
セル選択線の中から冗長デコーダ１２に接続されている
選択線に切り換えスイッチ１３ｃを介して電源Ｖｃｃが
供給されると、冗長ＲＯＭ８の出力信号に基づいて冗長
セル領域３内のいずれかの対のビット線ＢＬｊ，バーＢ
Ｌｊが選択される。従って、切り換えスイッチ１３ｃの
切り換えによる第三群５ｃの通常セル選択線への電源Ｖ
ｃｃの供給に基づいて冗長デコーダ１２が動作するので
、第三群５ｃの通常セル選択線への電源Ｖｃｃの供給が
冗長動作のタイミング信号となっている。
【００１７】以上のようにこのＤＲＡＭでは通常セル領
域２の各ビット線ＢＬ，バーＢＬを選択するための第一
群〜第三群５ａ，５ｂ，５ｃの通常セル選択線を使用し
て、冗長信号に基づいて切り換えスイッチ回路１３ａ，
１３ｂ，１３ｃを切り換えることにより冗長セル領域３
のビット線ＢＬｊ，バーＢＬｊを選択することができる
。従って、冗長セル領域３のコラム数を増大しても第二
群５ｂの通常セル選択線の中から切り換えスイッチ１３
ｂを介して冗長ＲＯＭ８に接続する選択線を増加させる
だけで新たな選択線を設ける必要がない。この結果、冗
長セル領域３を増大させても冗長セル選択線のための配
線スペースの増大を防止することができる。
域２の各ビット線ＢＬ，バーＢＬを選択するための第一
群〜第三群５ａ，５ｂ，５ｃの通常セル選択線を使用し
て、冗長信号に基づいて切り換えスイッチ回路１３ａ，
１３ｂ，１３ｃを切り換えることにより冗長セル領域３
のビット線ＢＬｊ，バーＢＬｊを選択することができる
。従って、冗長セル領域３のコラム数を増大しても第二
群５ｂの通常セル選択線の中から切り換えスイッチ１３
ｂを介して冗長ＲＯＭ８に接続する選択線を増加させる
だけで新たな選択線を設ける必要がない。この結果、冗
長セル領域３を増大させても冗長セル選択線のための配
線スペースの増大を防止することができる。
【００１８】次に、この発明を具体化した第二の実施例
を図３に従って説明すると、前記実施例では第三群５ｃ
の通常セル選択線へ電源Ｖｃｃを供給することにより冗
長動作のタイミング信号を形成していたが、この実施例
では同タイミング信号を供給するための信号線１４を別
個に設け、その信号線１４から冗長デコーダ１２に冗長
タイミング信号を供給し、第一群５ａ及び第二群５ｂの
通常セル選択線への信号供給は前記実施例と同様に構成
する。このような構成により、前記実施例と同様に動作
させることができるとともに、切り換えスイッチ１３ｃ
による第三群５ｃの通常セル選択線へ電源Ｖｃｃを供給
する構成を省略し、かつ冗長デコーダ１２の構成を前記
実施例に比べて簡略化することができる。
を図３に従って説明すると、前記実施例では第三群５ｃ
の通常セル選択線へ電源Ｖｃｃを供給することにより冗
長動作のタイミング信号を形成していたが、この実施例
では同タイミング信号を供給するための信号線１４を別
個に設け、その信号線１４から冗長デコーダ１２に冗長
タイミング信号を供給し、第一群５ａ及び第二群５ｂの
通常セル選択線への信号供給は前記実施例と同様に構成
する。このような構成により、前記実施例と同様に動作
させることができるとともに、切り換えスイッチ１３ｃ
による第三群５ｃの通常セル選択線へ電源Ｖｃｃを供給
する構成を省略し、かつ冗長デコーダ１２の構成を前記
実施例に比べて簡略化することができる。
【００１９】次に、この発明を具体化した第三の実施例
を図４に従って説明すると、この実施例は第二群５ｂの
通常セル選択線に切り換えスイッチ１３ｂで前記プリデ
コーダ４ｂと冗長プリデコーダ１５とのいずれかを接続
可能とし、冗長プリデコーダ１５に前記冗長ＲＯＭ８を
接続し、その他の構成は前記第一の実施例と同様である
。このような構成により、前記第一の実施例と同様に動
作するとともに第二群５ｂの通常セル選択線の本数を超
えるコラム数の冗長セル領域を実現することができる。
を図４に従って説明すると、この実施例は第二群５ｂの
通常セル選択線に切り換えスイッチ１３ｂで前記プリデ
コーダ４ｂと冗長プリデコーダ１５とのいずれかを接続
可能とし、冗長プリデコーダ１５に前記冗長ＲＯＭ８を
接続し、その他の構成は前記第一の実施例と同様である
。このような構成により、前記第一の実施例と同様に動
作するとともに第二群５ｂの通常セル選択線の本数を超
えるコラム数の冗長セル領域を実現することができる。
【００２０】なお、前記実施例ではコラム側に冗長セル
領域を設ける構成としたが、ロウ側に冗長セル領域を設
ける構成においても同様に実現することができる。
領域を設ける構成としたが、ロウ側に冗長セル領域を設
ける構成においても同様に実現することができる。
【００２１】
【発明の効果】以上詳述したように、この発明は冗長セ
ル領域の増大にともなう冗長セル選択線の配線スペース
の増大によるチップ面積の増大を防止し得る半導体記憶
装置を提供することができる優れた効果を発揮する。
ル領域の増大にともなう冗長セル選択線の配線スペース
の増大によるチップ面積の増大を防止し得る半導体記憶
装置を提供することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】本発明の第二の実施例を示す回路図である。
【図４】本発明の第三の実施例を示す回路図である。
【図５】従来例を示すブロック図である。
【図６】従来例を示す回路図である。
２ 通常セル領域
３ 冗長セル領域
４ プリデコーダ
５ 選択線
６ コラムデコーダ
８ 冗長ＲＯＭ
１２ 冗長デコーダ
１３ 切り換えスイッチ回路
Claims (1)
- 【請求項１】 セル領域を通常セル領域（２）と冗長
セル領域（３）とで構成するとともに該通常セル領域（
２）から通常セルを選択するデコーダ（６）と該冗長セ
ル領域（３）から冗長セルを選択する冗長デコーダ（１
２）とを備え、プリデコーダ（４）から出力される通常
セル選択信号に基づいて前記デコーダ（６）で通常セル
を選択するとともに冗長ＲＯＭ（８）から出力される冗
長セル選択信号に基づいて前記冗長デコーダ（１２）で
前記冗長セルを選択する半導体記憶装置であって、前記
プリデコーダ（４）と前記冗長ＲＯＭ（８）はそのいず
れかを選択する切り換えスイッチ回路（１３）を介して
共通の選択線（５）で前記デコーダ（６）及び冗長デコ
ーダ（１２）に接続したことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096823A JPH04325992A (ja) | 1991-04-26 | 1991-04-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096823A JPH04325992A (ja) | 1991-04-26 | 1991-04-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04325992A true JPH04325992A (ja) | 1992-11-16 |
Family
ID=14175293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096823A Withdrawn JPH04325992A (ja) | 1991-04-26 | 1991-04-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04325992A (ja) |
-
1991
- 1991-04-26 JP JP3096823A patent/JPH04325992A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |