JPH04326227A - 高速回線制御装置 - Google Patents
高速回線制御装置Info
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- JPH04326227A JPH04326227A JP3095908A JP9590891A JPH04326227A JP H04326227 A JPH04326227 A JP H04326227A JP 3095908 A JP3095908 A JP 3095908A JP 9590891 A JP9590891 A JP 9590891A JP H04326227 A JPH04326227 A JP H04326227A
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- buffer memory
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、伝送路を介して高速デ
ータ転送を行う通信網（高速通信網）と上位処理装置と
の間に位置し、高速通信網との間および網相互間のデー
タ転送制御を行う高速回線制御装置に関する。さらに、
複数の高速通信網を介して接続された複数の端末を含め
て、上位処理装置との間のデータ転送制御を行う高速回
線制御装置に関する。
ータ転送を行う通信網（高速通信網）と上位処理装置と
の間に位置し、高速通信網との間および網相互間のデー
タ転送制御を行う高速回線制御装置に関する。さらに、
複数の高速通信網を介して接続された複数の端末を含め
て、上位処理装置との間のデータ転送制御を行う高速回
線制御装置に関する。
【０００２】
【従来の技術】高速通信網と上位処理装置との間でデー
タ送受信を行う従来の回線インタフェース制御は、通信
網固有の回線インタフェースに対応した個々の高速回線
制御装置で行われている。図８は、従来の高速回線制御
装置を用いたシステム全体の構成例を示すブロック図で
ある。
タ送受信を行う従来の回線インタフェース制御は、通信
網固有の回線インタフェースに対応した個々の高速回線
制御装置で行われている。図８は、従来の高速回線制御
装置を用いたシステム全体の構成例を示すブロック図で
ある。
【０００３】図において、高速通信網８１には、伝送路
８２を介して高速回線制御装置８３が接続され、さらに
上位処理装置８４が接続される。また、伝送路８２を介
して複数の端末８５が接続される。高速回線制御装置８
３には、それぞれの回線インタフェースに対応した網イ
ンタフェース制御部８６が備えられ、それぞれデータ転
送制御を行っている。
８２を介して高速回線制御装置８３が接続され、さらに
上位処理装置８４が接続される。また、伝送路８２を介
して複数の端末８５が接続される。高速回線制御装置８
３には、それぞれの回線インタフェースに対応した網イ
ンタフェース制御部８６が備えられ、それぞれデータ転
送制御を行っている。
【０００４】ところで、近年高速通信網の種別が増加し
、またその普及に伴って網間接続の要求が増してきた。 図８に示す従来の高速回線制御装置では、上位処理装置
８４−２から上位処理装置８３−３への破線で示すデー
タ転送経路のように、網間通信は上位処理装置８４を介
してデータが処理されていた。しかし、上位処理装置８
４に負荷をかけないためには、図９に破線のデータ転送
経路で示すように、一つの高速回線制御装置８３−１に
複数の高速回線を収容し、それぞれの網インタフェース
制御部８６１ ，８６２ をブリッジ接続してデータ転
送制御を行うことが必要になってきた。
、またその普及に伴って網間接続の要求が増してきた。 図８に示す従来の高速回線制御装置では、上位処理装置
８４−２から上位処理装置８３−３への破線で示すデー
タ転送経路のように、網間通信は上位処理装置８４を介
してデータが処理されていた。しかし、上位処理装置８
４に負荷をかけないためには、図９に破線のデータ転送
経路で示すように、一つの高速回線制御装置８３−１に
複数の高速回線を収容し、それぞれの網インタフェース
制御部８６１ ，８６２ をブリッジ接続してデータ転
送制御を行うことが必要になってきた。
【０００５】図１０は、２つの高速回線を制御する高速
回線制御装置の構成例を示すブロック図である。図にお
いて、内部バス９１には、複数ｎ（ここではｎ＝２）の
高速回線に対応した網インタフェース制御部８６１ ，
８６２ と、上位処理装置８４とのインタフェースを処
理する上位インタフェース処理部９２と、回線共通にプ
ロトコル制御を行うプロトコル処理部９３と、送受信デ
ータを一時的に記憶しておくバッファメモリ（ＢＭ）９
４とが接続される。回線速度が内部バス９１の速度、す
なわちバッファメモリ９４のアクセス速度に比べて１／
ｎ以下の場合は、図１０に示すように回線とバッファメ
モリ９４との間のデータ転送を行う網インタフェース制
御部８６１ ，８６２を回線ごとに設ければよい。
回線制御装置の構成例を示すブロック図である。図にお
いて、内部バス９１には、複数ｎ（ここではｎ＝２）の
高速回線に対応した網インタフェース制御部８６１ ，
８６２ と、上位処理装置８４とのインタフェースを処
理する上位インタフェース処理部９２と、回線共通にプ
ロトコル制御を行うプロトコル処理部９３と、送受信デ
ータを一時的に記憶しておくバッファメモリ（ＢＭ）９
４とが接続される。回線速度が内部バス９１の速度、す
なわちバッファメモリ９４のアクセス速度に比べて１／
ｎ以下の場合は、図１０に示すように回線とバッファメ
モリ９４との間のデータ転送を行う網インタフェース制
御部８６１ ，８６２を回線ごとに設ければよい。
【０００６】しかし、回線速度が高速化し、バッファメ
モリ９４のアクセス速度にほぼ等しくなるような場合に
は、図１１に示すように、複数の網インタフェース制御
部８６１ ，８６２ のそれぞれに対応して内部バス９
１１ ，９１２ およびバッファメモリ９４１ ，９４
２ を専用に設ける構成が必要となる。すなわち、各回
線対応に網インタフェース制御部８６１ とバッファメ
モリ９４１ 、網インタフェース制御部８６２ とバッ
ファメモリ９４２ が、それぞれ内部バス９１１ ，９
１２ を介して接続され、高速通信網間をブリッジ接続
する構成である。 ブリッジ接続時には、ＢＭ間データ転送処理部９５が各
内部バス９１１ ，９１２ に接続され、バッファメモ
リ９４１ ，９４２ 間のデータ転送を制御する。図１
１の破線矢印■，■，■は、網インタフェース制御部８
６１ から網インタフェース制御部８６２ へのデータ
の流れを示す。
モリ９４のアクセス速度にほぼ等しくなるような場合に
は、図１１に示すように、複数の網インタフェース制御
部８６１ ，８６２ のそれぞれに対応して内部バス９
１１ ，９１２ およびバッファメモリ９４１ ，９４
２ を専用に設ける構成が必要となる。すなわち、各回
線対応に網インタフェース制御部８６１ とバッファメ
モリ９４１ 、網インタフェース制御部８６２ とバッ
ファメモリ９４２ が、それぞれ内部バス９１１ ，９
１２ を介して接続され、高速通信網間をブリッジ接続
する構成である。 ブリッジ接続時には、ＢＭ間データ転送処理部９５が各
内部バス９１１ ，９１２ に接続され、バッファメモ
リ９４１ ，９４２ 間のデータ転送を制御する。図１
１の破線矢印■，■，■は、網インタフェース制御部８
６１ から網インタフェース制御部８６２ へのデータ
の流れを示す。
【０００７】なお、高速通信網として近年、ＣＳＭＡ／
ＣＤ，ＬＡＮ，トークンバスＬＡＮ，トークンリングＬ
ＡＮ，ＦＤＤＩ，Ｂ−ＩＳＤＮ，その他が普及している
。
ＣＤ，ＬＡＮ，トークンバスＬＡＮ，トークンリングＬ
ＡＮ，ＦＤＤＩ，Ｂ−ＩＳＤＮ，その他が普及している
。
【０００８】
【発明が解決しようとする課題】ところで、図１１に示
す構成の高速回線制御装置８３ｂでは、回線ごとに専用
の内部バスおよびバッファメモリが設けられるので、網
間接続時には、一旦受信したデータを他の網インタフェ
ース制御部に対応するバッファメモリに転送する必要が
ある（破線矢印■）。したがって、この間は回線からの
受信データをバッファメモリに転送することができず、
結果としてバッファメモリへの書き込みが待たされて受
信データの廃棄が発生するおそれがあった。図１１の破
線矢印■のデータ廃棄の様子は、この受信オーバーラン
の発生を示す。
す構成の高速回線制御装置８３ｂでは、回線ごとに専用
の内部バスおよびバッファメモリが設けられるので、網
間接続時には、一旦受信したデータを他の網インタフェ
ース制御部に対応するバッファメモリに転送する必要が
ある（破線矢印■）。したがって、この間は回線からの
受信データをバッファメモリに転送することができず、
結果としてバッファメモリへの書き込みが待たされて受
信データの廃棄が発生するおそれがあった。図１１の破
線矢印■のデータ廃棄の様子は、この受信オーバーラン
の発生を示す。
【０００９】本発明は、高速通信網間のブリッジ接続に
おいて、受信オーバーランの発生を回避することができ
る高速回線制御装置を提供することを目的とする。
おいて、受信オーバーランの発生を回避することができ
る高速回線制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、高速通信網に
接続された伝送路と上位処理装置との間で所定の回線速
度を有する複数の回線を収容し、各回線対応に送受信デ
ータの転送処理を行う網インタフェース制御部と、回線
共通にプロトコル制御を行うプロトコル処理部と、前記
上位処理装置とのインタフェース制御を行う上位インタ
フェース処理部と、前記網インタフェース制御部を介し
て送受信されるデータを一時記憶する複数のバッファメ
モリとを備え、前記バッファメモリを介して、前記網イ
ンタフェース制御部間のデータ転送制御あるいは前記網
インタフェース制御部と前記上位インタフェース処理部
との間のデータ転送制御を行う高速回線制御装置におい
て、前記複数のバッファメモリはすべて同一容量および
同一アドレス空間を有し、前記複数のバッファメモリの
各アドレスごとにどのバッファメモリに有効なデータが
記憶されているかを示す制御情報を記憶するバッファメ
モリ制御情報記憶手段と、前記網インタフェース制御部
，プロトコル処理部および上位インタフェース処理部の
それぞれに対応して、前記バッファメモリへのデータ書
き込み時に所定のバッファメモリとの間のパスを接続す
るとともに対応する制御情報を前記バッファメモリ制御
情報記憶手段に書き込み、前記バッファメモリからのデ
ータ読み出し時に前記バッファメモリ制御情報記憶手段
から読み出した制御情報に応じたバッファメモリとの間
のパスを接続する接続制御手段とを備えたことを特徴と
する。
接続された伝送路と上位処理装置との間で所定の回線速
度を有する複数の回線を収容し、各回線対応に送受信デ
ータの転送処理を行う網インタフェース制御部と、回線
共通にプロトコル制御を行うプロトコル処理部と、前記
上位処理装置とのインタフェース制御を行う上位インタ
フェース処理部と、前記網インタフェース制御部を介し
て送受信されるデータを一時記憶する複数のバッファメ
モリとを備え、前記バッファメモリを介して、前記網イ
ンタフェース制御部間のデータ転送制御あるいは前記網
インタフェース制御部と前記上位インタフェース処理部
との間のデータ転送制御を行う高速回線制御装置におい
て、前記複数のバッファメモリはすべて同一容量および
同一アドレス空間を有し、前記複数のバッファメモリの
各アドレスごとにどのバッファメモリに有効なデータが
記憶されているかを示す制御情報を記憶するバッファメ
モリ制御情報記憶手段と、前記網インタフェース制御部
，プロトコル処理部および上位インタフェース処理部の
それぞれに対応して、前記バッファメモリへのデータ書
き込み時に所定のバッファメモリとの間のパスを接続す
るとともに対応する制御情報を前記バッファメモリ制御
情報記憶手段に書き込み、前記バッファメモリからのデ
ータ読み出し時に前記バッファメモリ制御情報記憶手段
から読み出した制御情報に応じたバッファメモリとの間
のパスを接続する接続制御手段とを備えたことを特徴と
する。
【００１１】
【作用】網インタフェース制御部からバッファメモリの
任意のアドレスに対する書き込み動作は、接続制御手段
を介して網インタフェース制御部に対して１対１に接続
されているバッファメモリに対して行われる。このとき
、バッファメモリ制御情報記憶手段にもアクセスし、ど
のバッファメモリにデータを記憶したかを示す制御情報
を書き込む。したがって、各網インタフェース制御部に
受信データの転送要求が発生しても、それぞれ対応する
バッファメモリに対してデータ転送ができる。
任意のアドレスに対する書き込み動作は、接続制御手段
を介して網インタフェース制御部に対して１対１に接続
されているバッファメモリに対して行われる。このとき
、バッファメモリ制御情報記憶手段にもアクセスし、ど
のバッファメモリにデータを記憶したかを示す制御情報
を書き込む。したがって、各網インタフェース制御部に
受信データの転送要求が発生しても、それぞれ対応する
バッファメモリに対してデータ転送ができる。
【００１２】また、バッファメモリの任意のアドレスか
ら網インタフェース制御部へのデータ読み出し動作は、
接続制御手段がバッファメモリ制御情報記憶手段からそ
のアドレスのデータがどのバッファメモリに記憶されて
いるかを示す制御情報を取り込み、対応するバッファメ
モリと網インタフェース制御部とのパスを接続すること
により、各網インタフェース制御部は従来通りの内部バ
スインタフェース処理により、要求するデータの読み出
しを行うことができる。
ら網インタフェース制御部へのデータ読み出し動作は、
接続制御手段がバッファメモリ制御情報記憶手段からそ
のアドレスのデータがどのバッファメモリに記憶されて
いるかを示す制御情報を取り込み、対応するバッファメ
モリと網インタフェース制御部とのパスを接続すること
により、各網インタフェース制御部は従来通りの内部バ
スインタフェース処理により、要求するデータの読み出
しを行うことができる。
【００１３】
【実施例】図１は、本発明の高速回線制御装置の一実施
例構成を示すブロック図である。図において、複数ｎ（
ここではｎ＝２）の高速回線に対応した網インタフェー
ス制御部８６１ ，８６２ および内部バス９１１，９
１２ を有する。この網インタフェース制御部８６１
，８６２ 、上位処理装置８４とのインタフェースを処
理する上位インタフェース処理部９２、および回線共通
にプロトコル制御を行うプロトコル処理部９３は、それ
ぞれバス接続制御部１１，１２，１３を介して内部バス
９１１ ，９１２ の両方に接続される。さらに、各内
部バス９１１ ，９１２ には、送受信データを一時的
に記憶しておくバッファメモリ（ＢＭ）１４１ ，１４
２ およびＢＭ制御情報記憶部１５が接続される。
例構成を示すブロック図である。図において、複数ｎ（
ここではｎ＝２）の高速回線に対応した網インタフェー
ス制御部８６１ ，８６２ および内部バス９１１，９
１２ を有する。この網インタフェース制御部８６１
，８６２ 、上位処理装置８４とのインタフェースを処
理する上位インタフェース処理部９２、および回線共通
にプロトコル制御を行うプロトコル処理部９３は、それ
ぞれバス接続制御部１１，１２，１３を介して内部バス
９１１ ，９１２ の両方に接続される。さらに、各内
部バス９１１ ，９１２ には、送受信データを一時的
に記憶しておくバッファメモリ（ＢＭ）１４１ ，１４
２ およびＢＭ制御情報記憶部１５が接続される。
【００１４】なお、バッファメモリ１４１ ，１４２
は、同一容量および同一アドレス空間をもち、ＢＭ制御
情報記憶部１５には各バッファメモリ１４１ ，１４２
のどこに有効なデータが格納されているかを示す制御
情報が格納される。また、バス接続制御部１１，１２，
１３は、それぞれ網インタフェース制御部８６１ ，８
６２ 、上位インタフェース処理部９２およびプロトコ
ル処理部９３が、ＢＭ制御情報記憶部１５の情報を基に
各バッファメモリ１４１ ，１４２ のどちらにアクセ
スするかを決め、対応する内部バス９１１ ，９１２
との接続・切断を制御する。
は、同一容量および同一アドレス空間をもち、ＢＭ制御
情報記憶部１５には各バッファメモリ１４１ ，１４２
のどこに有効なデータが格納されているかを示す制御
情報が格納される。また、バス接続制御部１１，１２，
１３は、それぞれ網インタフェース制御部８６１ ，８
６２ 、上位インタフェース処理部９２およびプロトコ
ル処理部９３が、ＢＭ制御情報記憶部１５の情報を基に
各バッファメモリ１４１ ，１４２ のどちらにアクセ
スするかを決め、対応する内部バス９１１ ，９１２
との接続・切断を制御する。
【００１５】ここで、図２を参照し、伝送路から網イン
タフェース制御部８６１ ，８６２ へのデータ受信時
の動作について説明する。バス接続制御部１１は、網イ
ンタフェース制御部８６１ ，８６２ と内部バス９１
１ ，９１２ とをそれぞれ１対１に接続する。したが
って、例えば網インタフェース制御部８６１ は、バス
接続制御部１１で現在接続している内部バス９１１ を
介して、バッファメモリ１４１ の所定のアドレスに受
信したデータを記憶する（破線矢印■）。また、バッフ
ァメモリ１４１ への書き込みと同時に、ＢＭ制御情報
記憶部１５の当該アドレスにバッファメモリ１４１ ，
１４２のうちどちらに書き込み動作が行われたかを示す
制御情報が書き込まれる（破線矢印■）。一方、網イン
タフェース制御部８６２ においても同様に、内部バス
９１２ を介してバッファメモリ１４２ の所定のアド
レスに受信したデータを記憶し（破線矢印■）、同時に
ＢＭ制御情報記憶部１５の当該アドレスに対応する制御
情報が書き込まれる（破線矢印■）。
タフェース制御部８６１ ，８６２ へのデータ受信時
の動作について説明する。バス接続制御部１１は、網イ
ンタフェース制御部８６１ ，８６２ と内部バス９１
１ ，９１２ とをそれぞれ１対１に接続する。したが
って、例えば網インタフェース制御部８６１ は、バス
接続制御部１１で現在接続している内部バス９１１ を
介して、バッファメモリ１４１ の所定のアドレスに受
信したデータを記憶する（破線矢印■）。また、バッフ
ァメモリ１４１ への書き込みと同時に、ＢＭ制御情報
記憶部１５の当該アドレスにバッファメモリ１４１ ，
１４２のうちどちらに書き込み動作が行われたかを示す
制御情報が書き込まれる（破線矢印■）。一方、網イン
タフェース制御部８６２ においても同様に、内部バス
９１２ を介してバッファメモリ１４２ の所定のアド
レスに受信したデータを記憶し（破線矢印■）、同時に
ＢＭ制御情報記憶部１５の当該アドレスに対応する制御
情報が書き込まれる（破線矢印■）。
【００１６】このように、バス接続制御部１１で常に排
他的に内部バス９１１ ，９１２ との接続を行うこと
により、網インタフェース制御部８６１ ，８６２ に
同時に受信データの転送要求が発生しても、それぞれを
待たせることなく対応するバッファメモリへのデータ転
送を行うことができる。図３は、各バッファメモリ１４
１ ，１４２ およびＢＭ制御情報記憶部１５の状態を
示す図である。すなわち、各バッファメモリ１４１ ，
１４２ のアドレスＡ０，Ａ１，Ａ２，…ごとに記憶さ
れたデータを斜線で示し、ＢＭ制御情報記憶部１５には
各アドレス対応に、バッファメモリ１４１ に記憶され
ている場合には「０」、バッファメモリ１４２ に記憶
されている場合には「１」が設定される。
他的に内部バス９１１ ，９１２ との接続を行うこと
により、網インタフェース制御部８６１ ，８６２ に
同時に受信データの転送要求が発生しても、それぞれを
待たせることなく対応するバッファメモリへのデータ転
送を行うことができる。図３は、各バッファメモリ１４
１ ，１４２ およびＢＭ制御情報記憶部１５の状態を
示す図である。すなわち、各バッファメモリ１４１ ，
１４２ のアドレスＡ０，Ａ１，Ａ２，…ごとに記憶さ
れたデータを斜線で示し、ＢＭ制御情報記憶部１５には
各アドレス対応に、バッファメモリ１４１ に記憶され
ている場合には「０」、バッファメモリ１４２ に記憶
されている場合には「１」が設定される。
【００１７】次に、図４を参照し、網インタフェース制
御部８６１ ，８６２ から外部へのデータ送信時の動
作について説明する。各網インタフェース制御部８６１
，８６２ が各バッファメモリ１４１ ，１４２ の
任意のアドレスからデータを読み出し、外部へ送信する
場合は、ＢＭ制御情報記憶部１５に対してもアクセスし
、バス接続制御部１１がＢＭ制御情報記憶部１５から当
該アドレスのデータがどのバッファメモリに記憶されて
いるかを示す制御情報を取り込み、網インタフェース制
御部が目的とするバッファメモリに接続されるようにパ
スを設定する。
御部８６１ ，８６２ から外部へのデータ送信時の動
作について説明する。各網インタフェース制御部８６１
，８６２ が各バッファメモリ１４１ ，１４２ の
任意のアドレスからデータを読み出し、外部へ送信する
場合は、ＢＭ制御情報記憶部１５に対してもアクセスし
、バス接続制御部１１がＢＭ制御情報記憶部１５から当
該アドレスのデータがどのバッファメモリに記憶されて
いるかを示す制御情報を取り込み、網インタフェース制
御部が目的とするバッファメモリに接続されるようにパ
スを設定する。
【００１８】すなわち、各内部バス９１１ ，９１２
がともにアクセス中でなければ、例えば網インタフェー
ス制御部８６２ は、バス接続制御部１１を介してＢＭ
制御情報記憶部１５および各バッファメモリ１４１ ，
１４２ に対して読み出しアドレスを出力する（破線矢
印■）。このとき、各バッファメモリ１４１ ，１４２
からは網インタフェース制御部８６２ に対してレデ
ィ信号が出力される。バス接続制御部１１では、各レデ
ィ信号を一旦保留し、ＢＭ制御情報記憶部１５の当該ア
ドレスの制御情報をもとに（破線矢印■）、当該データ
が記憶されている側のバッファメモリ１４１ と網イン
タフェース制御部８６２とを接続するように、網インタ
フェース制御部８６２ の接続先を内部バス９１１ に
切り替える。なお、このとき網インタフェース制御部８
６１ の接続先が内部バス９１２ になる。その後、網
インタフェース制御部８６２ にはバッファメモリ１４
１ から対応するデータおよび応答信号が転送されてデ
ータ送信が行われる（破線矢印■）。
がともにアクセス中でなければ、例えば網インタフェー
ス制御部８６２ は、バス接続制御部１１を介してＢＭ
制御情報記憶部１５および各バッファメモリ１４１ ，
１４２ に対して読み出しアドレスを出力する（破線矢
印■）。このとき、各バッファメモリ１４１ ，１４２
からは網インタフェース制御部８６２ に対してレデ
ィ信号が出力される。バス接続制御部１１では、各レデ
ィ信号を一旦保留し、ＢＭ制御情報記憶部１５の当該ア
ドレスの制御情報をもとに（破線矢印■）、当該データ
が記憶されている側のバッファメモリ１４１ と網イン
タフェース制御部８６２とを接続するように、網インタ
フェース制御部８６２ の接続先を内部バス９１１ に
切り替える。なお、このとき網インタフェース制御部８
６１ の接続先が内部バス９１２ になる。その後、網
インタフェース制御部８６２ にはバッファメモリ１４
１ から対応するデータおよび応答信号が転送されてデ
ータ送信が行われる（破線矢印■）。
【００１９】また、図５に示すように、一方の内部バス
９１２ がアクセス中であれば、網インタフェース制御
部８６２ は、バス接続制御部１１を介してＢＭ制御情
報記憶部１５およびアクセスが行われていない側のバッ
ファメモリ１４１ に対して読み出しアドレスを出力す
る（破線矢印■）。このとき、バッファメモリ１４１
からは網インタフェース制御部８６２ に対してレディ
信号が出力される。バス接続制御部１１では、ＢＭ制御
情報記憶部１５の当該アドレスの制御情報をもとに（破
線矢印■）、当該アドレスのデータがアクセスの行われ
ていない側のバッファメモリ１４１にあることを示して
いれば、レディ信号をそのまま通し、バッファメモリ１
４１ から対応するデータおよび応答信号が転送されて
データ送信が行われる。しかし、バス接続制御部１１で
は、当該アドレスのデータがアクセスの行われている側
のバッファメモリ１４２ にあることを示していれば、
そのバッファメモリ１４２ が接続されている内部バス
９１２ が空き、データ出力が確定するまで待つ。
９１２ がアクセス中であれば、網インタフェース制御
部８６２ は、バス接続制御部１１を介してＢＭ制御情
報記憶部１５およびアクセスが行われていない側のバッ
ファメモリ１４１ に対して読み出しアドレスを出力す
る（破線矢印■）。このとき、バッファメモリ１４１
からは網インタフェース制御部８６２ に対してレディ
信号が出力される。バス接続制御部１１では、ＢＭ制御
情報記憶部１５の当該アドレスの制御情報をもとに（破
線矢印■）、当該アドレスのデータがアクセスの行われ
ていない側のバッファメモリ１４１にあることを示して
いれば、レディ信号をそのまま通し、バッファメモリ１
４１ から対応するデータおよび応答信号が転送されて
データ送信が行われる。しかし、バス接続制御部１１で
は、当該アドレスのデータがアクセスの行われている側
のバッファメモリ１４２ にあることを示していれば、
そのバッファメモリ１４２ が接続されている内部バス
９１２ が空き、データ出力が確定するまで待つ。
【００２０】このように、バス接続制御部１１がＢＭ制
御情報記憶部１５からの出力情報に基づいて、各バッフ
ァメモリ１４１ ，１４２ と各網インタフェース制御
部８６１ ，８６２ との接続を行うパスを設定するこ
とにより、各網インタフェース制御部８６１ ，８６２
は複数のバスの存在を意識することなく、従来通りの
内部バスに対するインタフェース処理でバッファメモリ
からの読み出しを行うことができる。すなわち、以上示
した一連の処理により、網インタフェース制御部８６１
と網インタフェース制御部８６２ のブリッジ接続を
バッファメモリ間のデータ転送を伴わずに実現すること
ができる。
御情報記憶部１５からの出力情報に基づいて、各バッフ
ァメモリ１４１ ，１４２ と各網インタフェース制御
部８６１ ，８６２ との接続を行うパスを設定するこ
とにより、各網インタフェース制御部８６１ ，８６２
は複数のバスの存在を意識することなく、従来通りの
内部バスに対するインタフェース処理でバッファメモリ
からの読み出しを行うことができる。すなわち、以上示
した一連の処理により、網インタフェース制御部８６１
と網インタフェース制御部８６２ のブリッジ接続を
バッファメモリ間のデータ転送を伴わずに実現すること
ができる。
【００２１】ここで、図６を参照し、網インタフェース
制御部８６２ に受信したデータを上位インタフェース
処理部９２に転送する手順について説明する。網インタ
フェース制御部８６２ では、図２で説明したように、
バス接続制御部１１で現在接続しているバッファメモリ
１４２ に受信したデータを書き込み（破線矢印■）、
対応する制御情報をＢＭ制御情報記憶部１５に設定する
（破線矢印■）。次に、プロトコル処理部９３は、網イ
ンタフェース制御部８６２ からデータ受信の通知を受
け（破線矢印■）、回線対応のプロトコル処理完了後に
、上位インタフェース処理部９２に対して上位処理装置
８４への受信データの転送を指示する（破線矢印■）。 これを受けた上位インタフェース処理部９２は、当該デ
ータを上位処理装置８４に転送するために、バッファメ
モリ１４１ ，１４２ に対して読み出し動作を行う（
破線矢印■）。なお、その手順は、上述した網インタフ
ェース制御部８６１ ，８６２ への読み出し手順と同
様であり、図４，図５における網インタフェース制御部
８６１ ，８６２ およびバス接続制御部１１を、それ
ぞれ上位インタフェース処理部９２およびバス接続制御
部１２に置き換えることにより同様に説明できる。
制御部８６２ に受信したデータを上位インタフェース
処理部９２に転送する手順について説明する。網インタ
フェース制御部８６２ では、図２で説明したように、
バス接続制御部１１で現在接続しているバッファメモリ
１４２ に受信したデータを書き込み（破線矢印■）、
対応する制御情報をＢＭ制御情報記憶部１５に設定する
（破線矢印■）。次に、プロトコル処理部９３は、網イ
ンタフェース制御部８６２ からデータ受信の通知を受
け（破線矢印■）、回線対応のプロトコル処理完了後に
、上位インタフェース処理部９２に対して上位処理装置
８４への受信データの転送を指示する（破線矢印■）。 これを受けた上位インタフェース処理部９２は、当該デ
ータを上位処理装置８４に転送するために、バッファメ
モリ１４１ ，１４２ に対して読み出し動作を行う（
破線矢印■）。なお、その手順は、上述した網インタフ
ェース制御部８６１ ，８６２ への読み出し手順と同
様であり、図４，図５における網インタフェース制御部
８６１ ，８６２ およびバス接続制御部１１を、それ
ぞれ上位インタフェース処理部９２およびバス接続制御
部１２に置き換えることにより同様に説明できる。
【００２２】次に、図７を参照し、上位インタフェース
処理部９２から網インタフェース制御部８６２ へのデ
ータ送信手順について説明する。上位インタフェース処
理部９２では、図２における網インタフェース制御部８
６１ ，８６２ からバッファメモリ１４１ ，１４２
へのデータ書き込み手順と同様に、バス接続制御部１
２で現在接続しているバッファメモリ１４１ に送信す
るデータを書き込み（破線矢印■）、対応する制御情報
をＢＭ制御情報記憶部１５に設定する（破線矢印■）。 次に、プロトコル処理部９３は、上位インタフェース処
理部９２からデータ送信の指示を受け（破線矢印■）、
回線対応のプロトコル処理完了後に、送信する回線を制
御する網インタフェース制御部８６２ に対してデータ
送信を指示する（破線矢印■）。これを受けた網インタ
フェース制御部８６２ は、当該データを送信するため
に、図４，図５で説明した手順に従って、バッファメモ
リ１４１ ，１４２ に対して読み出し動作を行う（破
線矢印■）。
処理部９２から網インタフェース制御部８６２ へのデ
ータ送信手順について説明する。上位インタフェース処
理部９２では、図２における網インタフェース制御部８
６１ ，８６２ からバッファメモリ１４１ ，１４２
へのデータ書き込み手順と同様に、バス接続制御部１
２で現在接続しているバッファメモリ１４１ に送信す
るデータを書き込み（破線矢印■）、対応する制御情報
をＢＭ制御情報記憶部１５に設定する（破線矢印■）。 次に、プロトコル処理部９３は、上位インタフェース処
理部９２からデータ送信の指示を受け（破線矢印■）、
回線対応のプロトコル処理完了後に、送信する回線を制
御する網インタフェース制御部８６２ に対してデータ
送信を指示する（破線矢印■）。これを受けた網インタ
フェース制御部８６２ は、当該データを送信するため
に、図４，図５で説明した手順に従って、バッファメモ
リ１４１ ，１４２ に対して読み出し動作を行う（破
線矢印■）。
【００２３】なお、以上説明した実施例では、収容する
高速回線に応じた網インタフェース制御部８６の数およ
びバッファメモリ１４の数がともに２として説明したが
、これらの数は互いに一致する必要はなく、２より大で
あっても同様に本発明装置を実現することができる。
高速回線に応じた網インタフェース制御部８６の数およ
びバッファメモリ１４の数がともに２として説明したが
、これらの数は互いに一致する必要はなく、２より大で
あっても同様に本発明装置を実現することができる。
【００２４】
【発明の効果】以上説明したように本発明は、複数の網
インタフェース制御部とバッファメモリとの接続を接続
制御手段（バス接続制御部）で切り替えることにより、
複数の網インタフェース制御部からどのバッファメモリ
に対してもデータ転送を直接行うことができる。したが
って、網間接続においても、バッファメモリ間のデータ
転送が不要となり、さらにある網インタフェース制御部
が送信処理中であっても他の網インタフェース制御部に
よる受信処理が可能となり、受信オーバーランの発生を
容易に回避することができる。
インタフェース制御部とバッファメモリとの接続を接続
制御手段（バス接続制御部）で切り替えることにより、
複数の網インタフェース制御部からどのバッファメモリ
に対してもデータ転送を直接行うことができる。したが
って、網間接続においても、バッファメモリ間のデータ
転送が不要となり、さらにある網インタフェース制御部
が送信処理中であっても他の網インタフェース制御部に
よる受信処理が可能となり、受信オーバーランの発生を
容易に回避することができる。
【図１】本発明の高速回線制御装置の一実施例構成を示
すブロック図である。
すブロック図である。
【図２】網インタフェース制御部へのデータ受信時の動
作について説明する図である。
作について説明する図である。
【図３】データ受信時のバッファメモリおよびＢＭ制御
情報記憶部の状態を示す図である。
情報記憶部の状態を示す図である。
【図４】網インタフェース制御部から外部へのデータ送
信時の動作状態を説明する図である。
信時の動作状態を説明する図である。
【図５】網インタフェース制御部から外部へのデータ送
信時の動作状態を説明する図である。
信時の動作状態を説明する図である。
【図６】網インタフェース制御部から上位インタフェー
ス処理部へのデータ転送手順について説明する図である
。
ス処理部へのデータ転送手順について説明する図である
。
【図７】上位インタフェース処理部から網インタフェー
ス制御部へのデータ転送手順について説明する図である
。
ス制御部へのデータ転送手順について説明する図である
。
【図８】従来の高速回線制御装置を用いたシステム全体
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図９】従来の高速回線制御装置を用いたシステム全体
の他の構成例を示すブロック図である。
の他の構成例を示すブロック図である。
【図１０】２つの高速回線を制御する高速回線制御装置
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図１１】２つの高速回線を制御する高速回線制御装置
の他の構成例を示すブロック図である。
の他の構成例を示すブロック図である。
１１，１２，１３ バス接続制御部
１４ バッファメモリ（ＢＭ）
１５ ＢＭ制御情報記憶部
８１ 高速通信網
８２ 伝送路
８３，８３ａ，８３ｂ 高速回線制御装置８４ 上
位処理装置 ８５ 端末 ８６ 網インタフェース制御部 ９１ 内部バス ９２ 上位インタフェース処理部 ９３ プロトコル処理部 ９４ バッファメモリ（ＢＭ） ９５ ＢＭ間データ転送処理部
位処理装置 ８５ 端末 ８６ 網インタフェース制御部 ９１ 内部バス ９２ 上位インタフェース処理部 ９３ プロトコル処理部 ９４ バッファメモリ（ＢＭ） ９５ ＢＭ間データ転送処理部
Claims (1)
- 【請求項１】 高速通信網に接続された伝送路と上位
処理装置との間で所定の回線速度を有する複数の回線を
収容し、各回線対応に送受信データの転送処理を行う網
インタフェース制御部と、回線共通にプロトコル制御を
行うプロトコル処理部と、前記上位処理装置とのインタ
フェース制御を行う上位インタフェース処理部と、前記
網インタフェース制御部を介して送受信されるデータを
一時記憶する複数のバッファメモリとを備え、前記バッ
ファメモリを介して、前記網インタフェース制御部間の
データ転送制御あるいは前記網インタフェース制御部と
前記上位インタフェース処理部との間のデータ転送制御
を行う高速回線制御装置において、前記複数のバッファ
メモリはすべて同一容量および同一アドレス空間を有し
、前記複数のバッファメモリの各アドレスごとにどのバ
ッファメモリに有効なデータが記憶されているかを示す
制御情報を記憶するバッファメモリ制御情報記憶手段と
、前記網インタフェース制御部，プロトコル処理部およ
び上位インタフェース処理部のそれぞれに対応して、前
記バッファメモリへのデータ書き込み時に所定のバッフ
ァメモリとの間のパスを接続するとともに対応する制御
情報を前記バッファメモリ制御情報記憶手段に書き込み
、前記バッファメモリからのデータ読み出し時に前記バ
ッファメモリ制御情報記憶手段から読み出した制御情報
に応じたバッファメモリとの間のパスを接続する接続制
御手段とを備えたことを特徴とする高速回線制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095908A JPH04326227A (ja) | 1991-04-25 | 1991-04-25 | 高速回線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095908A JPH04326227A (ja) | 1991-04-25 | 1991-04-25 | 高速回線制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326227A true JPH04326227A (ja) | 1992-11-16 |
Family
ID=14150394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095908A Pending JPH04326227A (ja) | 1991-04-25 | 1991-04-25 | 高速回線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003514302A (ja) * | 1999-11-12 | 2003-04-15 | アカンバ コーポレイション | 独立した接続およびデータバッファを備えた、クライアントとサーバとの接続を管理するためのシステムおよび方法。 |
| US9009326B2 (en) | 1999-09-24 | 2015-04-14 | Akamba Corporation | System and method for managing connections between a client and a server |
-
1991
- 1991-04-25 JP JP3095908A patent/JPH04326227A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9009326B2 (en) | 1999-09-24 | 2015-04-14 | Akamba Corporation | System and method for managing connections between a client and a server |
| JP2003514302A (ja) * | 1999-11-12 | 2003-04-15 | アカンバ コーポレイション | 独立した接続およびデータバッファを備えた、クライアントとサーバとの接続を管理するためのシステムおよび方法。 |
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