JPH04326767A - パストランジスタ - Google Patents
パストランジスタInfo
- Publication number
- JPH04326767A JPH04326767A JP3097120A JP9712091A JPH04326767A JP H04326767 A JPH04326767 A JP H04326767A JP 3097120 A JP3097120 A JP 3097120A JP 9712091 A JP9712091 A JP 9712091A JP H04326767 A JPH04326767 A JP H04326767A
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- JP
- Japan
- Prior art keywords
- source
- pass transistor
- drain
- transistor
- gate electrode
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、配線を導通状態又は
非導通状態とするパストランジスタに関し、特に、パス
トランジスタを導通状態から非導通状態に切り換えた時
に、ゲート電極の下側に発生していたキャリアの多くが
信号入力側に転送されるようにしたものである。
非導通状態とするパストランジスタに関し、特に、パス
トランジスタを導通状態から非導通状態に切り換えた時
に、ゲート電極の下側に発生していたキャリアの多くが
信号入力側に転送されるようにしたものである。
【０００２】
【従来の技術】パストランジスタは、そのゲート電極に
印加される電圧に応じて配線を導通状態又は非導通状態
とする半導体素子であって、例えばＮＭＯＳトランジス
タ（ＮチャネルＭＯＳトランジスタ）であれば、配線を
導通状態とする場合には、そのゲート電極を電源側に接
続することによりゲート電極の下側にチャネルを形成し
てソース・ドレイン間を導通させる一方、配線を非導通
状態とする場合には、そのゲート電極を接地側に接続す
ることによりゲート電極の下側にチャネルを形成せずに
ソース・ドレイン間を遮断するものである。
印加される電圧に応じて配線を導通状態又は非導通状態
とする半導体素子であって、例えばＮＭＯＳトランジス
タ（ＮチャネルＭＯＳトランジスタ）であれば、配線を
導通状態とする場合には、そのゲート電極を電源側に接
続することによりゲート電極の下側にチャネルを形成し
てソース・ドレイン間を導通させる一方、配線を非導通
状態とする場合には、そのゲート電極を接地側に接続す
ることによりゲート電極の下側にチャネルを形成せずに
ソース・ドレイン間を遮断するものである。
【０００３】即ち、図３に示すように、回路２及び回路
３間にＮＭＯＳトランジスタからなるパストランジスタ
１を介装した構成であれば、ゲート電極に高レベルの電
圧を印加してパストランジスタ１をオンにすることによ
り、回路２側から出力された信号は、パストランジスタ
１のソース及びドレインを経て、回路３側に入力される
。
３間にＮＭＯＳトランジスタからなるパストランジスタ
１を介装した構成であれば、ゲート電極に高レベルの電
圧を印加してパストランジスタ１をオンにすることによ
り、回路２側から出力された信号は、パストランジスタ
１のソース及びドレインを経て、回路３側に入力される
。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなパストランジスタ１は、ゲート電極の下側にキャリ
アを発生させてソース・ドレイン間を導通させるため、
導通状態から非導通状態に移行した時に、ゲート電極の
下側に発生していたキャリアが、図３の破線で示すよう
にソース及びドレインを介して回路２及び回路３に分配
されてしまい、特に、信号を受ける側の回路３が図３に
示すようにホールド容量Ｃ及びＮＭＯＳトランジスタＮ
１ からなるホールド回路であると、分配されたキャリ
アがノイズとなってホールド容量Ｃにオフセットが与え
られてしまい、ＮＭＯＳトランジスタＮ１ の動作に悪
影響を与えるという問題点があった。
うなパストランジスタ１は、ゲート電極の下側にキャリ
アを発生させてソース・ドレイン間を導通させるため、
導通状態から非導通状態に移行した時に、ゲート電極の
下側に発生していたキャリアが、図３の破線で示すよう
にソース及びドレインを介して回路２及び回路３に分配
されてしまい、特に、信号を受ける側の回路３が図３に
示すようにホールド容量Ｃ及びＮＭＯＳトランジスタＮ
１ からなるホールド回路であると、分配されたキャリ
アがノイズとなってホールド容量Ｃにオフセットが与え
られてしまい、ＮＭＯＳトランジスタＮ１ の動作に悪
影響を与えるという問題点があった。
【０００５】この発明は、このような従来の技術が有す
る未解決の課題に着目してなされたものであって、導通
状態から非導通状態に移行する際に分配されるキャリア
の多くを前段側の回路に逃がすことにより、次段側への
影響を極力小さくできるパストランジスタを提供するこ
とを目的としている。
る未解決の課題に着目してなされたものであって、導通
状態から非導通状態に移行する際に分配されるキャリア
の多くを前段側の回路に逃がすことにより、次段側への
影響を極力小さくできるパストランジスタを提供するこ
とを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るパストランジスタは、信号入力側のゲ
ート幅を、信号出力側のゲート幅よりも大きくした。
に、本発明に係るパストランジスタは、信号入力側のゲ
ート幅を、信号出力側のゲート幅よりも大きくした。
【０００７】
【作用】ゲート電極の下側に発生したキャリアは、ゲー
ト電圧による拘束力がなくなると互いに反発し合ってソ
ース及びドレインに分配されるが、信号入力側のゲート
幅が、信号出力側のゲート幅よりも大きいと、互いに反
発し合ったキャリアは信号入力側に多く逃げるため、信
号出力側に分配されるキャリアは少なくなる。
ト電圧による拘束力がなくなると互いに反発し合ってソ
ース及びドレインに分配されるが、信号入力側のゲート
幅が、信号出力側のゲート幅よりも大きいと、互いに反
発し合ったキャリアは信号入力側に多く逃げるため、信
号出力側に分配されるキャリアは少なくなる。
【０００８】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。先ず、構成を説明すると、図１は、本発明に係
るパストランジスタ１を適用したサンプルホールド回路
１０の回路図であって、このサンプルホールド回路１０
は、信号出力回路１１，ホールド回路１２及びこれら回
路１１，１２間に介在するパストランジスタ１から構成
されている。
明する。先ず、構成を説明すると、図１は、本発明に係
るパストランジスタ１を適用したサンプルホールド回路
１０の回路図であって、このサンプルホールド回路１０
は、信号出力回路１１，ホールド回路１２及びこれら回
路１１，１２間に介在するパストランジスタ１から構成
されている。
【０００９】信号出力回路１１は、直流電源１３ａ及び
交流電源１３ｂを直列に接続することによりオフセット
された交流電圧を発生する電源１３と、この電源１３が
発生した交流電圧がゲート電極に供給されるＮＭＯＳト
ランジスタＮ２ と、このＮＭＯＳトランジスタＮ２
の接地側に設けられた電流源１４とを有していて、ＮＭ
ＯＳトランジスタＮ２ と電流源１４との間が、パスト
ランジスタＮ１ のソース側に接続されている。
交流電源１３ｂを直列に接続することによりオフセット
された交流電圧を発生する電源１３と、この電源１３が
発生した交流電圧がゲート電極に供給されるＮＭＯＳト
ランジスタＮ２ と、このＮＭＯＳトランジスタＮ２
の接地側に設けられた電流源１４とを有していて、ＮＭ
ＯＳトランジスタＮ２ と電流源１４との間が、パスト
ランジスタＮ１ のソース側に接続されている。
【００１０】一方、ホールド回路１２は、ホールド容量
Ｃと、このホールド容量Ｃの高電位側がゲート電極に接
続されたＮＭＯＳトランジスタＮ１ とを有していて、
ホールド容量Ｃの高電位側がパストランジスタ１のドレ
イン側に接続されている。
Ｃと、このホールド容量Ｃの高電位側がゲート電極に接
続されたＮＭＯＳトランジスタＮ１ とを有していて、
ホールド容量Ｃの高電位側がパストランジスタ１のドレ
イン側に接続されている。
【００１１】そして、パストランジスタ１は、ゲート電
極に供給される制御電圧に応じてそのソース・ドレイン
間にチャネルを形成することにより若しくはチャネルを
形成しないことにより、信号出力回路１１及びホールド
回路１２間を導通状態若しくは非導通状態にする。
極に供給される制御電圧に応じてそのソース・ドレイン
間にチャネルを形成することにより若しくはチャネルを
形成しないことにより、信号出力回路１１及びホールド
回路１２間を導通状態若しくは非導通状態にする。
【００１２】さらに、パストランジスタ１のゲート電極
１５及びその周辺部を概念的に示した平面図である図２
に示すように、チャネルが形成される活性領域（図２中
、斜線で示す部分）を、ソース１６側を広く且つドレイ
ン１７側を狭くすることにより、ソース１６側のゲート
幅ａの方をドレイン１７側のゲート幅ｂよりも大きくし
ている。
１５及びその周辺部を概念的に示した平面図である図２
に示すように、チャネルが形成される活性領域（図２中
、斜線で示す部分）を、ソース１６側を広く且つドレイ
ン１７側を狭くすることにより、ソース１６側のゲート
幅ａの方をドレイン１７側のゲート幅ｂよりも大きくし
ている。
【００１３】次に、本実施例の動作を説明する。信号発
生回路１１内のＮＭＯＳトランジスタＮ２ のゲートに
は、電源１３で生成された交流電圧が供給されるため、
ＮＭＯＳトランジスタＮ２ 及び電流源１４間の電位は
、ＮＭＯＳトランジスタＮ２ のソース・ドレイン間の
抵抗値変化に同期して変化する。
生回路１１内のＮＭＯＳトランジスタＮ２ のゲートに
は、電源１３で生成された交流電圧が供給されるため、
ＮＭＯＳトランジスタＮ２ 及び電流源１４間の電位は
、ＮＭＯＳトランジスタＮ２ のソース・ドレイン間の
抵抗値変化に同期して変化する。
【００１４】そして、パストランジスタ１は、そのゲー
ト電極１５に高レベルの制御電圧が供給されると、ゲー
ト電極１５の下側にチャネルが形成され、ソース１６及
びドレイン１７間が導通状態となる。
ト電極１５に高レベルの制御電圧が供給されると、ゲー
ト電極１５の下側にチャネルが形成され、ソース１６及
びドレイン１７間が導通状態となる。
【００１５】これらソース１６及びドレイン１７間が導
通した時に、ＮＭＯＳトランジスタＮ２ のソース・ド
レイン間の抵抗値が小さくなってＮＭＯＳトランジスタ
Ｎ２ 及び電流源１４間が高電位となっていれば、ホー
ルド容量Ｃに電荷が蓄積されるし、逆に、ＮＭＯＳトラ
ンジスタＮ２ のソース・ドレイン間の抵抗値が大きく
なってＮＭＯＳトランジスタＮ２ 及び電流源１４間が
低電位となっていれば、ホールド容量Ｃに蓄積されてい
た電荷がパストランジスタ１及び電流源１４を介して放
電される。
通した時に、ＮＭＯＳトランジスタＮ２ のソース・ド
レイン間の抵抗値が小さくなってＮＭＯＳトランジスタ
Ｎ２ 及び電流源１４間が高電位となっていれば、ホー
ルド容量Ｃに電荷が蓄積されるし、逆に、ＮＭＯＳトラ
ンジスタＮ２ のソース・ドレイン間の抵抗値が大きく
なってＮＭＯＳトランジスタＮ２ 及び電流源１４間が
低電位となっていれば、ホールド容量Ｃに蓄積されてい
た電荷がパストランジスタ１及び電流源１４を介して放
電される。
【００１６】そして、パストランジスタ１のゲート電極
１５に低レベルの制御電圧が供給されると、ゲート電極
１５の下側にはチャネルが形成されずに、ソース１６及
びドレイン１７間は非導通状態となり、信号発生回路１
１及びホールド回路１２間は切り離された状態となる。
１５に低レベルの制御電圧が供給されると、ゲート電極
１５の下側にはチャネルが形成されずに、ソース１６及
びドレイン１７間は非導通状態となり、信号発生回路１
１及びホールド回路１２間は切り離された状態となる。
【００１７】しかし、パストランジスタ１が非導通状態
となっても、ホールド容量Ｃに電荷が充電されていれ、
ホールド回路１２は、パストランジスタ１が非導通状態
になる直前の状態を記憶することになる。
となっても、ホールド容量Ｃに電荷が充電されていれ、
ホールド回路１２は、パストランジスタ１が非導通状態
になる直前の状態を記憶することになる。
【００１８】さらに、本実施例の構成にあっては、パス
トランジスタ１が導通状態から非導通状態に移行する際
に、ゲート電極１５の下側に集中していたキャリアがソ
ース１６及びドレイン１７に分配されるが、図２に示す
ように、ソース１６側のゲート幅ａの方がドレイン１７
側のゲート幅ｂよりも広いため、キャリア同士の反発力
により、ソース１６側に多くのキャリアが逃げることに
なり、ドレイン１７側に分配されるキャリアは少なくな
る。
トランジスタ１が導通状態から非導通状態に移行する際
に、ゲート電極１５の下側に集中していたキャリアがソ
ース１６及びドレイン１７に分配されるが、図２に示す
ように、ソース１６側のゲート幅ａの方がドレイン１７
側のゲート幅ｂよりも広いため、キャリア同士の反発力
により、ソース１６側に多くのキャリアが逃げることに
なり、ドレイン１７側に分配されるキャリアは少なくな
る。
【００１９】この結果、パストランジスタ１からホール
ド容量Ｃに供給されるキャリアは極少量で済むから、ホ
ールド容量Ｃに蓄積されている電荷はほとんど変化せず
、ＮＭＯＳトランジスタＮ１ の動作には悪影響は与え
られない。
ド容量Ｃに供給されるキャリアは極少量で済むから、ホ
ールド容量Ｃに蓄積されている電荷はほとんど変化せず
、ＮＭＯＳトランジスタＮ１ の動作には悪影響は与え
られない。
【００２０】このように、本実施例のようなパストラン
ジスタ１であれば、導通状態から非導通状態に移行する
際に分配されるキャリアがホールド回路１２に与える影
響を極めて小さくできるので、例えば、Ａ／Ｄコンバー
タに利用すれば、高精度で且つ高速に動作するＡ／Ｄコ
ンバータを実現することができる。
ジスタ１であれば、導通状態から非導通状態に移行する
際に分配されるキャリアがホールド回路１２に与える影
響を極めて小さくできるので、例えば、Ａ／Ｄコンバー
タに利用すれば、高精度で且つ高速に動作するＡ／Ｄコ
ンバータを実現することができる。
【００２１】なお、パストランジスタとしての性能は、
狭い方のゲート幅ｂを、従来のパストランジスタのゲー
ト幅と同程度の幅にすれば、特に問題はない。また、上
記実施例では、本発明に係るパストランジスタ１をサン
プルホールド回路１０に適用した場合について説明した
が、本発明の適用対象はこれに限定されるものではなく
、配線を導通状態及び非導通状態で切り換える必要があ
る回路でれば、当然に適用可能である。
狭い方のゲート幅ｂを、従来のパストランジスタのゲー
ト幅と同程度の幅にすれば、特に問題はない。また、上
記実施例では、本発明に係るパストランジスタ１をサン
プルホールド回路１０に適用した場合について説明した
が、本発明の適用対象はこれに限定されるものではなく
、配線を導通状態及び非導通状態で切り換える必要があ
る回路でれば、当然に適用可能である。
【００２２】さらに、本発明は、上記実施例のようなＮ
ＭＯＳトランジスタでなるパストランジスタ１に限定さ
れるものではなく、ＰＭＯＳトランジスタ（Ｐチャネル
ＭＯＳトランジスタ）であってもよいし、或いは、ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとを並列に接
続して構成されるトランスファゲートであっても適用可
能である。
ＭＯＳトランジスタでなるパストランジスタ１に限定さ
れるものではなく、ＰＭＯＳトランジスタ（Ｐチャネル
ＭＯＳトランジスタ）であってもよいし、或いは、ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとを並列に接
続して構成されるトランスファゲートであっても適用可
能である。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
パストランジスタの信号入力側のゲート幅を、信号出力
側のゲート幅よりも広くしたため、パストランジスタを
導通状態から非導通状態に移行させた時に分配されるキ
ャリアの多くが信号入力側に逃げるので、分配されるキ
ャリアによって信号出力側に与えられる影響が小さくな
るという効果がある。
パストランジスタの信号入力側のゲート幅を、信号出力
側のゲート幅よりも広くしたため、パストランジスタを
導通状態から非導通状態に移行させた時に分配されるキ
ャリアの多くが信号入力側に逃げるので、分配されるキ
ャリアによって信号出力側に与えられる影響が小さくな
るという効果がある。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】本実施例のパストランジスタのゲート電極の平
面図である。
面図である。
【図３】従来のパストランジスタの問題点を説明する回
路図である。
路図である。
Claims (1)
- 【請求項１】 信号入力側のゲート幅を、信号出力側
のゲート幅よりも大きくしたことを特徴とするパストラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097120A JPH04326767A (ja) | 1991-04-26 | 1991-04-26 | パストランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097120A JPH04326767A (ja) | 1991-04-26 | 1991-04-26 | パストランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326767A true JPH04326767A (ja) | 1992-11-16 |
Family
ID=14183713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3097120A Pending JPH04326767A (ja) | 1991-04-26 | 1991-04-26 | パストランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693324B2 (en) * | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
| JP2011119672A (ja) * | 2009-10-29 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5646556A (en) * | 1979-09-21 | 1981-04-27 | Nec Corp | Field effect transistor |
-
1991
- 1991-04-26 JP JP3097120A patent/JPH04326767A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5646556A (en) * | 1979-09-21 | 1981-04-27 | Nec Corp | Field effect transistor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693324B2 (en) * | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
| JP2011119672A (ja) * | 2009-10-29 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9202546B2 (en) | 2009-10-29 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9806079B2 (en) | 2009-10-29 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10720433B2 (en) | 2009-10-29 | 2020-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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