JPH04326769A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH04326769A JPH04326769A JP9758491A JP9758491A JPH04326769A JP H04326769 A JPH04326769 A JP H04326769A JP 9758491 A JP9758491 A JP 9758491A JP 9758491 A JP9758491 A JP 9758491A JP H04326769 A JPH04326769 A JP H04326769A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに係
り、特にチャネル保護膜を有する逆スタッガ型薄膜トラ
ンジスタに関する。
り、特にチャネル保護膜を有する逆スタッガ型薄膜トラ
ンジスタに関する。
【０００２】
【従来の技術】近年、薄膜トランジスタ（ＴＦＴ）をス
イッチング素子として用いたアクティブマトリックス型
液晶表示装置が注目されている。これは、安価なガラス
基板を用いることで大画面，高精細，高画質なパネルデ
ィスプレイを低コストで実現する可能性があるからであ
る。図１１には従来の逆スタガ−型ＴＦＴの断面図が示
されている。
イッチング素子として用いたアクティブマトリックス型
液晶表示装置が注目されている。これは、安価なガラス
基板を用いることで大画面，高精細，高画質なパネルデ
ィスプレイを低コストで実現する可能性があるからであ
る。図１１には従来の逆スタガ−型ＴＦＴの断面図が示
されている。
【０００３】これを製造工程に従い説明すると、最初、
透光性絶縁基板１上に不透明金属薄膜を堆積し、この不
透明金属薄膜をフォトマスクを用いたフォトリソグラフ
ィによりパタ−ニングし、ゲ−ト電極３を形成する。
透光性絶縁基板１上に不透明金属薄膜を堆積し、この不
透明金属薄膜をフォトマスクを用いたフォトリソグラフ
ィによりパタ−ニングし、ゲ−ト電極３を形成する。
【０００４】次にゲ−ト電極３が形成された透光性絶縁
基板１上にゲ−ト絶縁膜５となる第１の絶縁膜，活性層
７となるアモルファスシリコン（ａ‐Ｓｉ）膜，チャネ
ル保護膜９となる第２の絶縁膜を順次成膜した後、全面
にポジ型のフォトレジストを塗布する。
基板１上にゲ−ト絶縁膜５となる第１の絶縁膜，活性層
７となるアモルファスシリコン（ａ‐Ｓｉ）膜，チャネ
ル保護膜９となる第２の絶縁膜を順次成膜した後、全面
にポジ型のフォトレジストを塗布する。
【０００５】次にゲ−ト電極３をマスクにして裏面露光
を行なってフォトレジストパタ−ンを形成した後、この
フォトレジストパタ−ンをマスクに用いて第２の絶縁膜
をパタ−ニングしてチャネル保護膜９を形成する。次に
全面にコンタクト層１１となるｎ＋ ａ‐Ｓｉ膜，ソ−
ス・ドレイン電極１３となる金属膜を順次堆積する。最
後に、これらの膜をパタ−ンニングしてコンタクト層１
１，ソ−ス・ドレイン電極１３を形成してＴＦＴの基本
構成が完成する。
を行なってフォトレジストパタ−ンを形成した後、この
フォトレジストパタ−ンをマスクに用いて第２の絶縁膜
をパタ−ニングしてチャネル保護膜９を形成する。次に
全面にコンタクト層１１となるｎ＋ ａ‐Ｓｉ膜，ソ−
ス・ドレイン電極１３となる金属膜を順次堆積する。最
後に、これらの膜をパタ−ンニングしてコンタクト層１
１，ソ−ス・ドレイン電極１３を形成してＴＦＴの基本
構成が完成する。
【０００６】以上述べた方法で得られたＴＦＴでは、チ
ャネル保護膜９がゲ−ト電極３に自己整合的に形成され
るため、マスク合わせのずれに起因する素子特性の変動
が抑制される。
ャネル保護膜９がゲ−ト電極３に自己整合的に形成され
るため、マスク合わせのずれに起因する素子特性の変動
が抑制される。
【０００７】しかしながら、チャネル保護膜９がゲ−ト
電極３に自己整合的に形成されることが幸いし、チャネ
ル保護膜９のチャネル長方向の寸法を、ゲ−ト電極３の
チャネル長方向の寸法より短くするのが困難になるため
、素子特性に大きな影響を与えるゲ−ト電極上の活性層
７とコンタクト層１１との接合部分を広くできず、大き
なオン電流や移動度を得るのが困難であった。
電極３に自己整合的に形成されることが幸いし、チャネ
ル保護膜９のチャネル長方向の寸法を、ゲ−ト電極３の
チャネル長方向の寸法より短くするのが困難になるため
、素子特性に大きな影響を与えるゲ−ト電極上の活性層
７とコンタクト層１１との接合部分を広くできず、大き
なオン電流や移動度を得るのが困難であった。
【０００８】
【発明が解決しようとする課題】上述の如く従来のチャ
ネル保護膜を設けたＴＦＴでは、ゲ−ト電極上の活性層
とコンタクト層との接合面が狭く、オン電流や移動度等
の素子特性の点に問題があった。
ネル保護膜を設けたＴＦＴでは、ゲ−ト電極上の活性層
とコンタクト層との接合面が狭く、オン電流や移動度等
の素子特性の点に問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、電気特性が良好なチャ
ネル保護膜を有するＴＦＴ及びその製造方法を提供する
ことにある。
ので、その目的とするところは、電気特性が良好なチャ
ネル保護膜を有するＴＦＴ及びその製造方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の薄膜トランジス
タの骨子は、ゲ−ト電極の端部をテ−パ状にしてゲ−ト
電極上の活性層とコンタクト層との接合面が広いＴＦＴ
の製造を容易にしたことにある。
タの骨子は、ゲ−ト電極の端部をテ−パ状にしてゲ−ト
電極上の活性層とコンタクト層との接合面が広いＴＦＴ
の製造を容易にしたことにある。
【００１１】即ち、上記の目的を達成するために、本発
明の薄膜トランジスタは、基板上に形成された活性層と
、この活性層にコンタクト層を介してコンタクトすると
共にチャネル保護膜を介して対向して配設されたソ−ス
及びドレイン電極と、前記活性層の下部にゲ−ト絶縁膜
を介して配設されたゲ−ト電極とを有する薄膜トランジ
スタにおいて、端部がテ−パ状のゲ−ト電極を備えたこ
とを特徴とする。
明の薄膜トランジスタは、基板上に形成された活性層と
、この活性層にコンタクト層を介してコンタクトすると
共にチャネル保護膜を介して対向して配設されたソ−ス
及びドレイン電極と、前記活性層の下部にゲ−ト絶縁膜
を介して配設されたゲ−ト電極とを有する薄膜トランジ
スタにおいて、端部がテ−パ状のゲ−ト電極を備えたこ
とを特徴とする。
【００１２】また、本発明の薄膜トランジスタの製造方
法の骨子は、ゲ−ト電極の端部をテ−パ状にしてより多
くの光がゲ−ト電極上のレジストに回り込むようにした
ことにある即ち、上記の目的を達成するために、本発明
の薄膜トランジスタの製造方法は、
法の骨子は、ゲ−ト電極の端部をテ−パ状にしてより多
くの光がゲ−ト電極上のレジストに回り込むようにした
ことにある即ち、上記の目的を達成するために、本発明
の薄膜トランジスタの製造方法は、
【００１３】透光性の基板上に端部がテ−パ状のゲ−ト
電極を形成する工程と、前記基板上にゲ−ト絶縁膜、活
性層及びチャネル保護膜を順次堆積する工程と、前記チ
ャネル保護膜上にレジストを塗布した後、前記基板の裏
面から光を前記レジストに照射してレジストパタ−ンを
形成する工程と、前記レジストパタ−ンをマスクに用い
て前記チャネル保護膜をパタ−ニングする工程と、前記
基板上にコンタクト層を堆積した後、このコンタクト層
と前記活性層とをパタ−ニングする工程と、前記基板上
に導電膜を堆積した後、この導電膜と前記コンタクト層
とをパタ−ニングしてソ−ス・ドレイン電極を形成する
工程とを備えたことを特徴とする。
電極を形成する工程と、前記基板上にゲ−ト絶縁膜、活
性層及びチャネル保護膜を順次堆積する工程と、前記チ
ャネル保護膜上にレジストを塗布した後、前記基板の裏
面から光を前記レジストに照射してレジストパタ−ンを
形成する工程と、前記レジストパタ−ンをマスクに用い
て前記チャネル保護膜をパタ−ニングする工程と、前記
基板上にコンタクト層を堆積した後、このコンタクト層
と前記活性層とをパタ−ニングする工程と、前記基板上
に導電膜を堆積した後、この導電膜と前記コンタクト層
とをパタ−ニングしてソ−ス・ドレイン電極を形成する
工程とを備えたことを特徴とする。
【００１４】
【作用】本発明の薄膜トランジスタでは、ゲ−ト電極の
端部がテ−パ状であるため、下地依存性により、ゲ−ト
電極の端部上に堆積された活性層とコンタクト層との接
合面が傾斜を持つため、ゲ−ト電極の端部上の活性層と
コンタクト層との接合面が垂直であるときに比べて、ソ
−ス・ドレイン電極の電界の影響を大きく受ける活性層
の領域が広くなり、より多くのキャリアが生成される。 したがって、オン電流や移動度等の素子特性が改善され
る。
端部がテ−パ状であるため、下地依存性により、ゲ−ト
電極の端部上に堆積された活性層とコンタクト層との接
合面が傾斜を持つため、ゲ−ト電極の端部上の活性層と
コンタクト層との接合面が垂直であるときに比べて、ソ
−ス・ドレイン電極の電界の影響を大きく受ける活性層
の領域が広くなり、より多くのキャリアが生成される。 したがって、オン電流や移動度等の素子特性が改善され
る。
【００１５】また、本発明の薄膜トランジスタの製造方
法では、端部がテ−パ状のゲ−ト電極をマスクに用いて
いるため、基板の裏面から出射した光は、ゲ−ト電極の
端部で回折を起こしてゲ−ト電極上のレジストに照射さ
れると共に、チャネル保護膜となる絶縁膜とゲ−ト電極
との間で反射を繰り返してゲ−ト電極上のレジストに照
射される。
法では、端部がテ−パ状のゲ−ト電極をマスクに用いて
いるため、基板の裏面から出射した光は、ゲ−ト電極の
端部で回折を起こしてゲ−ト電極上のレジストに照射さ
れると共に、チャネル保護膜となる絶縁膜とゲ−ト電極
との間で反射を繰り返してゲ−ト電極上のレジストに照
射される。
【００１６】その結果、ゲ−ト電極の端部が基板に平行
であるときに比べて、露光領域がよりレジストの内側に
まで広がるため、ソ−ス・ドレイン電極の電界の影響を
大きく受ける領域が広い活性層が形成され、より多くの
キャリアが生成される。したがって、オン電流や移動度
等の素子特性が改善される。
であるときに比べて、露光領域がよりレジストの内側に
まで広がるため、ソ−ス・ドレイン電極の電界の影響を
大きく受ける領域が広い活性層が形成され、より多くの
キャリアが生成される。したがって、オン電流や移動度
等の素子特性が改善される。
【００１７】
【実施例】以下、図面を参照しながら実施例を説明する
。図１〜図７には本発明の一実施例に係るＴＦＴの製造
工程断面図が示されている。最初、図１に示すように、
ガラス基板等の透光性絶縁基板２１上に厚さ約３００ｎ
ｍのＭｏＴａ合金膜２３を堆積する。
。図１〜図７には本発明の一実施例に係るＴＦＴの製造
工程断面図が示されている。最初、図１に示すように、
ガラス基板等の透光性絶縁基板２１上に厚さ約３００ｎ
ｍのＭｏＴａ合金膜２３を堆積する。
【００１８】次に図２に示すように、等方性エッチング
、例えば、ＣＦ４ ガス，Ｏ２ ガスを用い、マイクロ
波放電により発生した活性分子でＭｏＴａ合金膜２３を
パタ−ニングし、テ−パ形状のゲ−ト電極２５を形成す
る。なお、このエッチングによるテ−パ角度、即ち、透
光性絶縁基板２１に対するゲ−ト電極３の端面の角度θ
は約３０°であった。
、例えば、ＣＦ４ ガス，Ｏ２ ガスを用い、マイクロ
波放電により発生した活性分子でＭｏＴａ合金膜２３を
パタ−ニングし、テ−パ形状のゲ−ト電極２５を形成す
る。なお、このエッチングによるテ−パ角度、即ち、透
光性絶縁基板２１に対するゲ−ト電極３の端面の角度θ
は約３０°であった。
【００１９】次に図３に示すように、ＣＶＤ法を用いて
透光性絶縁基板１上に厚さ約３５０ｎｍのシリコン酸化
膜からなる第１のゲ−ト絶縁膜２７，厚さ約５０ｎｍの
シリコン窒化膜からなる第２のゲ−ト絶縁膜２９，活性
層となる厚さ約５０ｎｍのａ‐Ｓｉ膜３１，チャネル保
護膜となる厚さ約２００ｎｍのシリコン窒化膜３３を順
次堆積する。
透光性絶縁基板１上に厚さ約３５０ｎｍのシリコン酸化
膜からなる第１のゲ−ト絶縁膜２７，厚さ約５０ｎｍの
シリコン窒化膜からなる第２のゲ−ト絶縁膜２９，活性
層となる厚さ約５０ｎｍのａ‐Ｓｉ膜３１，チャネル保
護膜となる厚さ約２００ｎｍのシリコン窒化膜３３を順
次堆積する。
【００２０】次に図４に示すように、シリコン窒化膜３
３上にスピンコ−ト等を用いてポジ型のフォトレジスト
３５を塗布した後、３ｋＷ超高圧水銀灯を用いて紫外線
３７を透光性基板１の裏面から１分間照射してフォトレ
ジスト３５を露光する。
３上にスピンコ−ト等を用いてポジ型のフォトレジスト
３５を塗布した後、３ｋＷ超高圧水銀灯を用いて紫外線
３７を透光性基板１の裏面から１分間照射してフォトレ
ジスト３５を露光する。
【００２１】次に図５に示すように、フォトレジスト３
５を現像してフォトレジストパタ−ン３９を形成した後
、このフォトレジストパタ−ン３９をマスクに用いてシ
リコン窒化膜３３をパタ−ニングしてチャネル保護膜４
１を形成する。この後、フォトレジストパタ−ン３９を
除去する。なお、裏面露光の後にマスク合わせで通常の
露光をする（２重露光する）ことでチャネル幅方向の寸
法を規定するとよい。
５を現像してフォトレジストパタ−ン３９を形成した後
、このフォトレジストパタ−ン３９をマスクに用いてシ
リコン窒化膜３３をパタ−ニングしてチャネル保護膜４
１を形成する。この後、フォトレジストパタ−ン３９を
除去する。なお、裏面露光の後にマスク合わせで通常の
露光をする（２重露光する）ことでチャネル幅方向の寸
法を規定するとよい。
【００２２】次に図６に示すように、基板全面にコンタ
クト層となる厚さ約５０ｎｍ以上のｎ＋ ａ‐Ｓｉ膜４
３を堆積した後、第２のゲ−ト絶縁膜２９，ａ‐Ｓｉ膜
３１及びｎ＋ ａ‐Ｓｉ膜４３を一度にパタ−ニングし
て活性層４５を形成する。
クト層となる厚さ約５０ｎｍ以上のｎ＋ ａ‐Ｓｉ膜４
３を堆積した後、第２のゲ−ト絶縁膜２９，ａ‐Ｓｉ膜
３１及びｎ＋ ａ‐Ｓｉ膜４３を一度にパタ−ニングし
て活性層４５を形成する。
【００２３】最後に、ゲ−ト電極を取り出すコンタクト
ホ−ルを形成後、図７に示すように、基板全面にＭｏと
Ａｌとの積層膜を堆積した後、マスク合わせを行ない積
層膜及びａ‐Ｓｉ膜４３をパタ−ニングしてコンタクト
層４７，ソ−ス・ドレイン電極４９を形成してＴＦＴの
基本構成が完成する。なお、必要に応じて画素電極やシ
リコン窒化膜等を用いてパッシベ−ション膜を形成する
。
ホ−ルを形成後、図７に示すように、基板全面にＭｏと
Ａｌとの積層膜を堆積した後、マスク合わせを行ない積
層膜及びａ‐Ｓｉ膜４３をパタ−ニングしてコンタクト
層４７，ソ−ス・ドレイン電極４９を形成してＴＦＴの
基本構成が完成する。なお、必要に応じて画素電極やシ
リコン窒化膜等を用いてパッシベ−ション膜を形成する
。
【００２４】また、コンタクト層４７はｎ＋ ａ‐Ｓｉ
膜を堆積して形成する代わりに、プラズマド−ピングや
イオン注入等を用いて活性層４５となるａ‐Ｓｉ膜にｎ
型不純物原子を添加して形成しても良い。このとき、ａ
‐Ｓｉ膜は傾斜しているので容易に側壁部にｎ型不純物
原子を添加することができるという利点がある。更にま
た、マスク合わせでソ−スドレイン電極４９を形成する
代わりに、自己整合的にソ−ス・ドレイン電極４９を形
成してもよい。
膜を堆積して形成する代わりに、プラズマド−ピングや
イオン注入等を用いて活性層４５となるａ‐Ｓｉ膜にｎ
型不純物原子を添加して形成しても良い。このとき、ａ
‐Ｓｉ膜は傾斜しているので容易に側壁部にｎ型不純物
原子を添加することができるという利点がある。更にま
た、マスク合わせでソ−スドレイン電極４９を形成する
代わりに、自己整合的にソ−ス・ドレイン電極４９を形
成してもよい。
【００２５】以上述べた製造方法で得られたＴＦＴでは
、チャネル保護膜４１のチャネル長方向の寸法が従来の
ＴＦＴのそれより短くなるため、ソ−ス・ドレイン電極
４９の電界の影響を大きく受けるチャネル保護膜４１の
部分が広くなり、オン電流や移動度等の素子特性が改善
される。このことを図８を用いて更に詳しく説明する。 図８は図４のゲ−ト電極２５の端部における紫外線３７
の光路を示す図である。
、チャネル保護膜４１のチャネル長方向の寸法が従来の
ＴＦＴのそれより短くなるため、ソ−ス・ドレイン電極
４９の電界の影響を大きく受けるチャネル保護膜４１の
部分が広くなり、オン電流や移動度等の素子特性が改善
される。このことを図８を用いて更に詳しく説明する。 図８は図４のゲ−ト電極２５の端部における紫外線３７
の光路を示す図である。
【００２６】透光性絶縁基板２１の裏面から出射した紫
外線３７は、基本的にはゲ−ト電極２５上のフォトレジ
スト３５には照射されないが、ゲ−ト電極２５の端部が
テ−パ状であるため、その端部で回折を起こしてゲ−ト
電極２５の内側に回り込む。その結果、紫外線３７は、
ゲ−ト電極２５の端部上のフォトレジスト３５にも照射
される。
外線３７は、基本的にはゲ−ト電極２５上のフォトレジ
スト３５には照射されないが、ゲ−ト電極２５の端部が
テ−パ状であるため、その端部で回折を起こしてゲ−ト
電極２５の内側に回り込む。その結果、紫外線３７は、
ゲ−ト電極２５の端部上のフォトレジスト３５にも照射
される。
【００２７】更に、回折を起こした紫外線３７の一部は
、第１のゲ−ト絶縁膜２７と第２のゲ−ト絶縁膜２９と
の界面，第２のゲ−ト絶縁膜２９とａ‐Ｓｉ膜３１との
界面，ａ‐Ｓｉ膜３１とシリコン窒化膜３３との界面又
はシリコン窒化膜３３とフォトレジスト３５との界面で
反射された後、再びゲ−ト電極２５で反射されてゲ−ト
電極２５の端部上のフォトレジスト３５に照射されたり
、又はこのような反射を繰り返してゲ−ト電極２５の端
部上のフォトレジスト３５に照射される。
、第１のゲ−ト絶縁膜２７と第２のゲ−ト絶縁膜２９と
の界面，第２のゲ−ト絶縁膜２９とａ‐Ｓｉ膜３１との
界面，ａ‐Ｓｉ膜３１とシリコン窒化膜３３との界面又
はシリコン窒化膜３３とフォトレジスト３５との界面で
反射された後、再びゲ−ト電極２５で反射されてゲ−ト
電極２５の端部上のフォトレジスト３５に照射されたり
、又はこのような反射を繰り返してゲ−ト電極２５の端
部上のフォトレジスト３５に照射される。
【００２８】したがって、フォトレジスト３５の露光部
分Ａは、従来に比べてよりゲ−ト電極２５の内側まで広
がり、チャネル長方向の寸法が短いフォトレジストパタ
−ン３９を形成することでき、コンタクト長ΔＬ、即ち
、ゲ−ト電極２５の端部上の活性層４５とコンタクト層
４７とのチャネル長方向に沿った接合面の寸法をより長
くすることができる。
分Ａは、従来に比べてよりゲ−ト電極２５の内側まで広
がり、チャネル長方向の寸法が短いフォトレジストパタ
−ン３９を形成することでき、コンタクト長ΔＬ、即ち
、ゲ−ト電極２５の端部上の活性層４５とコンタクト層
４７とのチャネル長方向に沿った接合面の寸法をより長
くすることができる。
【００２９】その結果、ソ−ス・ドレイン電極４９の電
界の影響を大きく受ける活性層４５の部分が広くなりよ
り多くのキャリアが生成されるため、オン電流や移動度
等の素子特性が改善される。特にコンタクト層４７のｎ
＋ ａ‐Ｓｉ層，活性層４５のａ‐Ｓｉ層，電界で誘起
されたｎ＋ ａ‐Ｓｉ層によるｎ＋ ａ‐Ｓｉ／ａ‐Ｓ
ｉ／ｎ＋ａ‐Ｓｉ接合のコンタクト抵抗が低減される効
果が大きい。
界の影響を大きく受ける活性層４５の部分が広くなりよ
り多くのキャリアが生成されるため、オン電流や移動度
等の素子特性が改善される。特にコンタクト層４７のｎ
＋ ａ‐Ｓｉ層，活性層４５のａ‐Ｓｉ層，電界で誘起
されたｎ＋ ａ‐Ｓｉ層によるｎ＋ ａ‐Ｓｉ／ａ‐Ｓ
ｉ／ｎ＋ａ‐Ｓｉ接合のコンタクト抵抗が低減される効
果が大きい。
【００３０】しかも、本実施例のＴＦＴでは、ａ‐Ｓｉ
膜３１と第１のゲ−ト絶縁膜２７との間に設けられた薄
い第２のゲ−ト絶縁膜２９が、光学的な緩衝層として働
くので紫外光３７の反射が適度に抑制され、オ−バ−露
光を防ぐことができる。
膜３１と第１のゲ−ト絶縁膜２７との間に設けられた薄
い第２のゲ−ト絶縁膜２９が、光学的な緩衝層として働
くので紫外光３７の反射が適度に抑制され、オ−バ−露
光を防ぐことができる。
【００３１】更に、本実施例のＴＦＴの製造方法では、
再現性良くコンタクト長ΔＬを０．５μｍ程度にするこ
とができ、またフォトレジスト３５の露光時間を調整す
ることで、コンタクト長ΔＬを１μｍの範囲で制御でき
た。
再現性良くコンタクト長ΔＬを０．５μｍ程度にするこ
とができ、またフォトレジスト３５の露光時間を調整す
ることで、コンタクト長ΔＬを１μｍの範囲で制御でき
た。
【００３２】また、このように構成されたＴＦＴでは、
ゲ−ト電極２５の端部がテ−パ状であるため、下地依存
性により活性層４５とコンタクト層４７との接合面も一
部テ−パ状になる。
ゲ−ト電極２５の端部がテ−パ状であるため、下地依存
性により活性層４５とコンタクト層４７との接合面も一
部テ−パ状になる。
【００３３】その結果、活性層４５とコンタクト層４７
との接合面が一様な平面であるときに比べ、活性層４５
とコンタクト層４７との実効的な接合面が広くなり素子
特性が改善される。
との接合面が一様な平面であるときに比べ、活性層４５
とコンタクト層４７との実効的な接合面が広くなり素子
特性が改善される。
【００３４】図９はコンタクト長ΔＬと移動度との関係
を示す特性図である。図中、σ１ ，σ２ は、それぞ
れ本実施例の製造方法，従来の製造方法で得られたＴＦ
Ｔのコンタクト長ΔＬのばらつきの範囲を示している。 この図から分かるように、移動度はコンタクト長ΔＬが
一定以下ΔＬ０ になると急激に小さくなる。したがっ
て、従来の製造方法ではコンタクト長ΔＬがΔＬ０ 以
下になることがあるため、不良なＴＦＴが製造され、歩
留まりが低下する。更に、従来の製造方法ではコンタク
ト長ΔＬのばらつきが大きいため、このようなＴＦＴを
液晶表示装置に用いると画質が低下するという問題が生
じる。一方、本実施例の製造方法ではコンタクト長ΔＬ
を確実にΔＬ０ より大きくすることができると共にば
らつきを小さくすることができる。
を示す特性図である。図中、σ１ ，σ２ は、それぞ
れ本実施例の製造方法，従来の製造方法で得られたＴＦ
Ｔのコンタクト長ΔＬのばらつきの範囲を示している。 この図から分かるように、移動度はコンタクト長ΔＬが
一定以下ΔＬ０ になると急激に小さくなる。したがっ
て、従来の製造方法ではコンタクト長ΔＬがΔＬ０ 以
下になることがあるため、不良なＴＦＴが製造され、歩
留まりが低下する。更に、従来の製造方法ではコンタク
ト長ΔＬのばらつきが大きいため、このようなＴＦＴを
液晶表示装置に用いると画質が低下するという問題が生
じる。一方、本実施例の製造方法ではコンタクト長ΔＬ
を確実にΔＬ０ より大きくすることができると共にば
らつきを小さくすることができる。
【００３５】したがって、移動度が十分に大きなＴＦＴ
が確実に製造され、歩留まりが向上する。また、このよ
うなＴＦＴを用いることで高画質な液晶表示装置を得る
ことができる。
が確実に製造され、歩留まりが向上する。また、このよ
うなＴＦＴを用いることで高画質な液晶表示装置を得る
ことができる。
【００３６】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ゲ−ト電極
２５のテ−パ角度θを３０°程度にしたが、４５°以下
であれば同様な効果が得られる。また、上記実施例では
、ゲ−ト電極２５を曲率がゼロのテ−パ状に形成したが
、図１０に示すようにゲ−ト電極２５を曲率がゼロでな
いテ−パ状に形成してもよい。この場合、ゲ−ト電極２
５の端部で回折する光が先に説明した実施例に比べて減
るが同様な効果が得られる。
るものではない。例えば、上記実施例では、ゲ−ト電極
２５のテ−パ角度θを３０°程度にしたが、４５°以下
であれば同様な効果が得られる。また、上記実施例では
、ゲ−ト電極２５を曲率がゼロのテ−パ状に形成したが
、図１０に示すようにゲ−ト電極２５を曲率がゼロでな
いテ−パ状に形成してもよい。この場合、ゲ−ト電極２
５の端部で回折する光が先に説明した実施例に比べて減
るが同様な効果が得られる。
【００３７】また、上記実施例ではゲ−ト絶縁膜を２層
構造としたが、単層構造或いは３層以上の多層構造にし
ても良い。なお、多層構造の場合に、上記実施例とは逆
に、基板側のゲ−ト絶縁膜に誘電率が大きい絶縁膜、例
えば、金属酸化膜やゲ−ト電極の酸化（陽極酸化等）膜
を用いても良い。
構造としたが、単層構造或いは３層以上の多層構造にし
ても良い。なお、多層構造の場合に、上記実施例とは逆
に、基板側のゲ−ト絶縁膜に誘電率が大きい絶縁膜、例
えば、金属酸化膜やゲ−ト電極の酸化（陽極酸化等）膜
を用いても良い。
【００３８】更にまた、透光性絶縁基板２１とゲ−ト電
極２５との間にアンダ−コ−ト層を設けても良い。この
とき、第１のゲ−ト絶縁膜２７とアンダコ−ト層との間
の屈折率を同程度にすると、ゲ−ト絶縁膜２７とアンダ
コ−ト層との界面における紫外線３７の反射を抑制でき
る。例えば、アンダコ−ト層として第１のゲ−ト絶縁膜
２７と同様にシリコン酸化膜を用いることで紫外線３７
の反射を低減できる。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施できる。
極２５との間にアンダ−コ−ト層を設けても良い。この
とき、第１のゲ−ト絶縁膜２７とアンダコ−ト層との間
の屈折率を同程度にすると、ゲ−ト絶縁膜２７とアンダ
コ−ト層との界面における紫外線３７の反射を抑制でき
る。例えば、アンダコ−ト層として第１のゲ−ト絶縁膜
２７と同様にシリコン酸化膜を用いることで紫外線３７
の反射を低減できる。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施できる。
【００３９】
【発明の効果】以上詳述したように本発明によれば、ソ
−ス・ドレイン電極の電界の影響を大きく受ける活性層
の部分が広くなるため、オン電流や移動度等が優れたチ
ャネル保護膜を有するＴＦＴを得ることができる。
−ス・ドレイン電極の電界の影響を大きく受ける活性層
の部分が広くなるため、オン電流や移動度等が優れたチ
ャネル保護膜を有するＴＦＴを得ることができる。
【図１】本発明の一実施例に係るＴＦＴの第１の製造工
程断面図。
程断面図。
【図２】本発明の一実施例に係るＴＦＴの第２の製造工
程断面図。
程断面図。
【図３】本発明の一実施例に係るＴＦＴの第３の製造工
程断面図。
程断面図。
【図４】本発明の一実施例に係るＴＦＴの第４の製造工
程断面図。
程断面図。
【図５】本発明の一実施例に係るＴＦＴの第５の製造工
程断面図。
程断面図。
【図６】本発明の一実施例に係るＴＦＴの第６の製造工
程断面図。
程断面図。
【図７】本発明の一実施例に係るＴＦＴの第７の製造工
程断面図。
程断面図。
【図８】図４のゲ−ト電極の端部における紫外線の光路
を示す図。
を示す図。
【図９】移動度とソ−スコンタクト長との関係を示す図
。
。
【図１０】曲率を有するテ−パ状のゲ−ト電極を示す図
。
。
【図１１】従来のチャネル保護膜を有するＴＦＴの断面
図。
図。
２１…透光性絶縁基板、２３…ＭｏＴａ合金膜、２５…
ゲ−ト電極、２７…第１のゲ−ト絶縁膜、２９…第２の
ゲ−ト絶縁膜、３１…ａ‐Ｓｉ膜、３３…シリコン窒化
膜、３５…フォトレジスト、３７…紫外線、３９…フォ
トレジストパタ−ン、４１…チャネル保護膜、４３…ｎ
＋ ａ‐Ｓｉ膜、４５…活性層、４７…コンタクト層、
４９…ソ−ス・ドレイン電極。
ゲ−ト電極、２７…第１のゲ−ト絶縁膜、２９…第２の
ゲ−ト絶縁膜、３１…ａ‐Ｓｉ膜、３３…シリコン窒化
膜、３５…フォトレジスト、３７…紫外線、３９…フォ
トレジストパタ−ン、４１…チャネル保護膜、４３…ｎ
＋ ａ‐Ｓｉ膜、４５…活性層、４７…コンタクト層、
４９…ソ−ス・ドレイン電極。
Claims (2)
- 【請求項１】基板上に形成された活性層と、この活性層
にコンタクト層を介してコンタクトすると共にチャネル
保護膜を介して対向して配設されたソ−ス及びドレイン
電極と、前記活性層の下部にゲ−ト絶縁膜を介して配設
されたゲ−ト電極とを有する薄膜トランジスタにおいて
、前記ゲ−ト電極は端部がテ−パ状であることを特徴と
する薄膜トランジスタ。 - 【請求項２】透光性の基板上に端部がテ−パ状のゲ−ト
電極を形成する工程と、前記基板上にゲ−ト絶縁膜、活
性層及びチャネル保護膜を順次堆積する工程と、前記チ
ャネル保護膜上にレジストを塗布した後、前記基板の裏
面から光を前記レジストに照射してレジストパタ−ンを
形成する工程と、前記レジストパタ−ンをマスクに用い
て前記チャネル保護膜をパタ−ニングする工程と、前記
基板上にコンタクト層を堆積した後、このコンタクト層
と前記活性層とをパタ−ニングする工程と、前記基板上
に導電膜を堆積した後、この導電膜と前記コンタクト層
とをパタ−ニングしてソ−ス・ドレイン電極を形成する
工程とを有することを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03097584A JP3093314B2 (ja) | 1991-04-26 | 1991-04-26 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03097584A JP3093314B2 (ja) | 1991-04-26 | 1991-04-26 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326769A true JPH04326769A (ja) | 1992-11-16 |
| JP3093314B2 JP3093314B2 (ja) | 2000-10-03 |
Family
ID=14196290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03097584A Expired - Lifetime JP3093314B2 (ja) | 1991-04-26 | 1991-04-26 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093314B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977192B2 (en) | 1996-03-10 | 2005-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film semiconductor device |
| KR100631458B1 (ko) * | 1997-02-17 | 2007-03-02 | 산요덴키가부시키가이샤 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 |
| JP2011023740A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
| JP2011228689A (ja) * | 2010-04-02 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8297991B2 (en) | 1998-11-11 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Exposure device, exposure method and method of manufacturing semiconductor device |
| JP2018011072A (ja) * | 2011-01-28 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1991
- 1991-04-26 JP JP03097584A patent/JP3093314B2/ja not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023740A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
| US6977192B2 (en) | 1996-03-10 | 2005-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film semiconductor device |
| US7763503B2 (en) | 1996-03-10 | 2010-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device and method of manufacturing the same |
| KR100631458B1 (ko) * | 1997-02-17 | 2007-03-02 | 산요덴키가부시키가이샤 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 |
| US8476665B2 (en) | 1998-11-11 | 2013-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8297991B2 (en) | 1998-11-11 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Exposure device, exposure method and method of manufacturing semiconductor device |
| US8859947B2 (en) | 1998-11-11 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising at least dual transistor electrically connected to dual parallel wiring |
| US9366971B2 (en) | 1998-11-11 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising dual transistor with LDD regions overlapping the gate electrodes and one of a source electrode and a drain electrode of first transistor is electrically connected to the second gate electrode |
| JP2011228689A (ja) * | 2010-04-02 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9842937B2 (en) | 2010-04-02 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an oxide semiconductor film and a metal oxide film |
| US10714626B2 (en) | 2010-04-02 | 2020-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11380800B2 (en) | 2010-04-02 | 2022-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12119406B2 (en) | 2010-04-02 | 2024-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2018011072A (ja) * | 2011-01-28 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
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| Publication number | Publication date |
|---|---|
| JP3093314B2 (ja) | 2000-10-03 |
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