JPH04329071A - ペデスタルレベル検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はペデスタルレベル検出
回路に関し、特にたとえばハイビジョン用モニタにＮＴ
ＳＣ方式のテレビジョン信号で表示するときにペデスタ
ルレベルを決定しかつサイドパネル信号を付加するのに
用いられる、ペデスタルレベル検出回路に関する。

【０００２】

【従来の技術】ハイビジョン用モニタに現行ＮＴＳＣ方
式の映像信号を映し出すには、アスペクト比の違いに対
処するために、図５に示すようなＮＴＳＣ−ＨＤコンバ
ータ１が用いられる。このＮＴＳＣ−ＨＤコンバータ１
では、コンポジットビデオ信号をＡ／Ｄ変換器２でディ
ジタルデータに変換し、ＥＤＴＶ信号処理回路３で倍速
処理や３次元Ｙ／Ｃ分離などを含む所定の処理をする。 その後、ＥＤＴＶ信号処理回路３からの映像信号データ
を水平時間軸圧縮回路４によって水平方向にデータ圧縮
して、アスペクト比１６：９のハイビジョン用モニタに
アスペクト比４：３で表示することができる映像信号デ
ータを出力する。このときハイビジョン用モニタの両側
に形成される余白には、焼け残りを防止するために、た
とえば映像信号の平均レベルに設定されたサイドパネル
信号データを挿入する。サイドパネル信号データは、ペ
デスタルレベル検出回路５によって検出されたペデスタ
ルレベルを基準に付加される。

【０００３】ペデスタルレベル検出回路５では、図６に
示すように、映像信号データたとえばＹ信号データを、
水平同期信号Ｈｓｙｎｃ　の後縁でトリガされる単安定
マルチバイブレータ５ａからのパルスに応答して、デー
タラッチ５ｂによってラッチする。すなわち、データラ
ッチ５ｂによって水平同期信号Ｈｓｙｎｃ　に続くペデ
スタルレベルをサンプリングする。このペデスタルレベ
ルデータが付加信号データ発生回路６に含まれる加算器
６ａに与えられ、この加算器６ａにはさらにサイドパネ
ルデータ発生回路６ｂからのたとえばＹ信号の平均レベ
ルであるサイドパネルデータが与えられる。したがって
、加算器６ａからは、ペデスタルレベルに重畳されたサ
イドパネル信号データが出力され、それが、データラッ
チ５ｂからのペデスタルレベルデータとともに切換回路
６ｃに与えられる。切換回路６ｃは、ペデスタル信号デ
ータを付加すべきタイミングでハイレベルとなりかつサ
イドパネル信号データを付加すべきタイミングでローレ
ベルとなる信号Ｐ／Ｓに応じて、２つの入力の何れかを
選択的に出力する。このようにして付加信号データ発生
回路６から付加信号データＹ´が得られる。ただし、他
の映像信号Ｒ−ＹおよびＢ−Ｙについても同様であり、
それぞれ付加信号データＲ−Ｙ´およびＢ−Ｙ´が出力
される。

【０００４】このような付加信号データがデータ付加回
路７に与えられ、データ付加回路７では、水平時間軸圧
縮回路４からのＹ信号データ，Ｒ−Ｙ信号データおよび
Ｂ−Ｙ信号データにそれぞれ付加信号データＹ´，Ｒ−
Ｙ´およびＢ−Ｙ´を付加し、Ｄ／Ａ変換器８に与える
。Ｄ／Ａ変換器８によって映像信号データがアナログ映
像信号に変換され、それがマトリクス９によってＲＧＢ
信号にデコードされる。

【０００５】

【発明が解決しようとする課題】図６に示す従来のペデ
スタルレベル検出回路５では、１ラインに１回ペデスタ
ルレベルをサンプリングするだけであり、したがって、
ノイズに影響されてペデスタルレベルが不安定になって
しまうという欠点があった。それゆえに、この発明の主
たる目的は、ノイズの影響を少なくしてより安定にペデ
スタルレベルを検出できる、ペデスタルレベル検出回路
を提供することである。

【０００６】

【課題を解決するための手段】この発明は、同一または
異なるペデスタル期間に映像信号を少なくとも２回サン
プリングして少なくとも２つのディジタルデータを入力
する入力手段、および入力手段からの少なくとも２つの
ディジタルデータに基づいて平均値データを得る平均手
段を備える、ペデスタルレベル検出回路である。

【０００７】

【作用】入力手段は、１ラインに少なくとも２回、また
は１ラインに１回で少なくとも２ライン、あるいは１ラ
インに２回以上で２ライン以上、ペデスタルレベルをサ
ンプリングし、少なくとも２つのディジタルデータを入
力する。この少なくとも２つのディジタルデータに基づ
いて平均手段が平均値データを求め、それによってペデ
スタルレベルが決定される。

【０００８】

【発明の効果】この発明によれば、平均値データからペ
デスタルレベルを決定するので、多少のノイズがあって
も、ノイズの影響を小さくできる。したがって、より安
定にペデスタルレベルを検出することができる。この発
明の上述の目的，その他の目的，特徴および利点は、図
面を参照して行う以下の実施例の詳細な説明から一層明
らかとなろう。

【０００９】

【実施例】図１に示す実施例のペデスタルレベル検出回
路５０および付加信号データ発生回路６０は、先の図６
に示したペデスタルレベル検出回路５および付加信号デ
ータ発生回路６に相当する。ペデスタルレベル検出回路
５０は、それぞれの入力端子から入力されるＹ信号デー
タ，Ｒ−Ｙ信号データおよびＢ−Ｙ信号データを後述の
クロック信号ＣＬＫａ，ＣＬＫｂおよびＣＬＫｃに応答
してラッチするデータラッチ５１ａ，５１ｂおよび５１
ｃを含み、データラッチ５１ａ，５１ｂおよび５１ｃの
出力は、乗算器５２に共通的に与えられる。乗算器５２
は入力データを１／ｎするためのものであり、その出力
は加算器５３の一方入力に与えられる。ただし、「ｎ」
は巡回型フィルタで垂直方向にフィルタリングするライ
ン数である。加算器５３の出力は、上述のクロック信号
ＣＬＫａ，ＣＬＫｂおよびＣＬＫｃに応答するデータラ
ッチ５４ａ，５４ｂおよび５４ｃに与えられ、データラ
ッチ５４ａ，５４ｂおよび５４ｃの出力は乗算器５５に
共通的に与えられる。この乗算器５５は（１−１／ｎ）
を演算するためのものであり、その出力が前述の加算器
５３の他方入力に与えられる。このようにして、データ
ラッチ５１ａ〜５１ｃ，乗算器５２，加算器５３，デー
タラッチ５４ａ〜５４ｃおよび乗算器５５によって時分
割巡回型フィルタが構成される。

【００１０】そして、図２に示すタイミング信号発生回
路１０が設けられ、このタイミング信号発生回路１０は
、水平同期信号Ｈｓｙｎｃ　の立ち上がり（後縁）によ
ってトリガされる単安定マルチバイブレータ１２を含み
、この単安定マルチバイブレータ１２の出力によってカ
ウンタ１４がリセットされる。カウンタ１４にはクロッ
クが与えられ、したがって、カウンタ１４はクロックを
カウントし、単安定マルチバイブレータ１２の出力毎、
すなわち、各ライン毎にリセットされる。カウンタ１４
のカウント値がタイミングデコーダ１６に与えられる。 タイミングデコーダ１６はカウンタ１４のカウント値に
応じて、図３に示すような、クロック信号ＣＬＫａ，Ｃ
ＬＫｂおよびＣＬＫｃやタイミング信号ａ，ｂ，ｃ，ｄ
，ｅおよびｆを出力する。クロック信号ＣＬＫａ〜ＣＬ
Ｋｃは、それぞれ、各ラインの最初のペデスタル期間に
出力され、上述のように、クロックＣＬＫａがデータラ
ッチ５１ａおよび５４ａにそのラッチ信号として与えら
れ、クロックＣＬＫｂがデータラッチ５１ｂおよび５４
ｂに与えられ、クロックＣＬＫｃがデータラッチ５１ｃ
および５４ｃに与えられる。タイミング信号ａは巡回型
フィルタにおいてＹ信号のペデスタルレベルの平均値を
計算するときにローレベルとなり、タイミング信号ｂは
巡回型フィルタにおいてＲ−Ｙ信号のペデスタルレベル
の平均値を計算するときにローレベルとなり、タイミン
グ信号ｃは巡回型フィルタにおいてＢ−Ｙ信号のペデス
タルレベルの平均値を計算するときにローレベルとなる
。

【００１１】そして、付加信号データ発生回路６０に含
まれるサイドパネルデータ発生回路６１ａ，６１ｂおよ
び６１ｃからの各サイドパネルデータが加算器６２の一
方入力に共通的に与えられ、巡回型フィルタの出力すな
わちデータラッチ５４ａ〜５４ｃの出力が加算器６２の
他方入力に共通的に与えられる。加算器６２の出力はデ
ータラッチ６３ａ，６３ｂおよび６３ｃにそれぞれ与え
られ、データラッチ５４ａ，５４ｂおよび５４ｃの出力
がさらにデータラッチ６４ａ，６４ｂおよび６４ｃにそ
れぞれ与えられる。データラッチ６３ａおよび６４ａ，
６３ｂおよび６４ｂならびに６３ｃおよび６４ｃには、
それぞれ、図２のタイミング信号発生回路１０から図３
に示すようなラッチ信号ｄ，ｅならびにｆが与えられる
。

【００１２】データラッチ６３ａおよび６４ａ，６３ｂ
および６４ｂならびに６３ｃおよび６４ｃの出力は、そ
れぞれ、切換回路６５ａ，６５ｂならびに６５ｃに与え
られる。この切換回路６５ａ〜６５ｃは、図６に示す従
来の切換回路６ｃと同様に、ペデスタル信号データを付
加すべきタイミングでハイレベルとなりかつサイドパネ
ル信号データを付加すべきタイミングでローレベルとな
る信号Ｐ／Ｓに応じて２つの入力の何れかを選択的に出
力する。

【００１３】タイミング信号ａの期間において巡回型フ
ィルタはＹ信号のペデスタルレベルの検出のために動作
する。すなわち、この期間にＹ信号のペデスタルレベル
をサンプリングしたＹ信号のペデスタルデータが最初の
クロックＣＬＫａに応答してデータラッチ５１ａにラッ
チされる。データラッチ５１ａにラッチされたＹ信号の
ペデスタルデータは、乗算器５２によって１／ｎされて
加算器５３に入力される。一方、データラッチ５４ａに
ラッチされている前のラインで求めたＹ信号のペデスタ
ルデータが乗算器５５によって（１−１／ｎ）されて加
算器５３に与えられる。したがって、加算器５３では現
ラインのペデスタルレベルの１／２と前ラインのペデス
タルレベルの１／２とを加算して、平均値データを出力
する。２つ目のクロックＣＬＫａに応答して、データラ
ッチ５１ａに再び現ラインのＹ信号のペデスタルデータ
がラッチされる。このとき、データラッチ５４ａには先
に上述のようにして加算器５３で求めた平均値データが
ラッチされる。したがって、上述の動作が繰り返され、
再びデータラッチ５４ａにＹ信号のペデスタルレベルの
平均値がラッチされる。このようにして、各ライン毎に
２回（ｍ回）ペデスタルレベルがサンプリングされ、複
数ライン（ｎ）にわたって繰り返される。したがって、
データラッチ５４ａには、水平方向および垂直方向にフ
ィルタリングされたＹ信号のペデスタルデータがラッチ
され、このデータがタイミング信号ｄに応答してデータ
ラッチ６４ａにラッチされる。

【００１４】また、データラッチ５４ａにラッチされた
Ｙ信号のペデスタルデータが加算器６２に与えられ、加
算器６２では、サイドパネルデータと平均ペデスタルデ
ータとを加算してサイドパネル信号データを出力する。 サイドパネル信号データはタイミング信号ｄに応答して
データラッチ６３ａにラッチされる。したがって、切換
回路６５ａによって、信号Ｐ／Ｓがハイレベルのときデ
ータラッチ６４ａからＹ信号のペデスタルデータが出力
され、信号Ｐ／Ｓがローレベルのときデータラッチ６３
ａからＹ信号のサイドパネル信号データが出力される。 このようにして、Ｙ信号のペデスタルレベルの平均値デ
ータが、またそれにサイドパネルデータが付加されたサ
イドパネル信号データが付加信号データＹ´として、図
５に示すデータ付加回路７に与えられる。

【００１５】なお、図１に示す実施例におけるＲ−Ｙ信
号およびＢ−Ｙ信号に関する動作は上述のＹ信号に関す
る動作と同様であるので、ここでは、重複する説明は省
略する。このように、図１に示す実施例では、巡回型フ
ィルタを用いて水平方向のみならず垂直方向にもフィル
タリングしているので、ノイズの影響が抑制でき、各ラ
イン毎のペデスタルレベルが安定するとともに、巡回型
フィルタを各信号について時分割的に共用するようにし
ているので、必要な回路規模を最小にすることができる
。ただし、１ラインのサンプリング数をｍとした場合、
巡回型フィルタの係数ｎは２ｍより大きくなければ垂直
方向のフィルタリング効果が期待できないので、２ｍ＜
ｎの関係に設定するものとする。

【００１６】図４にはこの発明の他の実施例が示される
。図１の実施例では、水平方向にｍ回サンプリングしか
つ垂直方向のｎラインについて平均値を求めるようにし
た。しかしながら、図４の実施例では、垂直方向のフィ
ルタリングをなくし、水平方向にのみフィルタリングす
る。この実施例では、図１に示す実施例に比べて多少効
果が悪くなるものの、図６に示す従来技術に比べるとノ
イズの影響を受けにくくなっている。

【００１７】図４にはＹ信号についてのみ示しているが
、他の信号Ｒ−Ｙ信号およびＢ−Ｙ信号についても同様
であることを留意されたい。図４を参照して、この実施
例のペデスタルレベル検出回路５０´では、Ｙ信号のペ
デスタルデータが、図３に示すクロックＣＬＫａに応答
して２つのデータラッチ５６ａおよび５７ａに順次ラッ
チされる。そしてデータラッチ５６ａおよび５７ａにラ
ッチされたペデスタルデータが平均回路５８ａに与えら
れる。したがって、平均回路５８ａでは、１ライン中の
異なるペデスタルデータを平均し、平均値データを出力
する。この平均値データが、たとえば図６と同様の加算
器６ａや切換回路６ｃに与えられる。ただし、それ以後
の動作は繰り返しになるので省略する。

【００１８】なお、図１の実施例では１ラインにｍ回サ
ンプリングしかつｎラインにわたって平均処理したが、
１ラインに１回だけサンプリングして複数ラインにわた
って平均処理してもよく、図４の実施例において、１ラ
イン中のサンプリング回数を３以上にしてもよいことは
いうまでもない。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】図１の実施例のタイミング信号発生回路を示す
ブロック図である。

【図３】図２のタイミング信号発生回路から出力される
クロック信号および他のタイミング信号を示すタイミン
グ図である

【図４】この発明の他の実施例を示すブロック図である
。

【図５】この発明の背景となるＮＴＳＣ−ＨＤコンバー
タを示すブロック図である。

【図６】従来技術を示すブロック図である。

【符号の説明】

５０，５０´　　　　　　　　　　　　…ペデスタルレ
ベル検出回路６０　　　　　　　　　　　　　　　　　
　　　…付加信号データ発生回路５１ａ〜５１ｃ，５４
ａ〜５４ｃ，６３ａ〜６３ｃ，６４ａ〜６４ｃ，５６ａ
，５７ａ　　　　　　　　　　　　　　　　　　…デー
タラッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】同一または異なるペデスタル期間に映像信
   号を少なくとも２回サンプリングして少なくとも２つの
   ディジタルデータを入力する入力手段、および前記入力
   手段からの少なくとも２つのディジタルデータに基づい
   て平均値データを得る平均手段を備える、ペデスタルレ
   ベル検出回路。