JPH04330818A - タップ間隔混合型自動等化器 - Google Patents
タップ間隔混合型自動等化器Info
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- JPH04330818A JPH04330818A JP13049591A JP13049591A JPH04330818A JP H04330818 A JPH04330818 A JP H04330818A JP 13049591 A JP13049591 A JP 13049591A JP 13049591 A JP13049591 A JP 13049591A JP H04330818 A JPH04330818 A JP H04330818A
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- 239000000284 extract Substances 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 239000003607 modifier Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル化された信号
を自動的に等化する自動等化器に関する。
を自動的に等化する自動等化器に関する。
【０００２】従来の自動等化器では、ボー周期の遅延を
持つ遅延素子とタップから構成されるボー周期間隔型自
動等化方式や、ボー周期の整数分の１の遅延を持つ遅延
素子とタップから構成される分数周期間隔型自動等化方
式が用いられている。
持つ遅延素子とタップから構成されるボー周期間隔型自
動等化方式や、ボー周期の整数分の１の遅延を持つ遅延
素子とタップから構成される分数周期間隔型自動等化方
式が用いられている。
【０００３】図４は、ボー周期間隔型自動等化器のブロ
ック図である。ボー周期の遅延（Ｔ）を持つ遅延素子２
２が縦続接続された遅延素子群２３と、各遅延素子２２
の出力信号に係数を掛けるタップ２４と、各タップ２４
の出力を加算する加算器２５と、最適等化を行うために
加算器２５の出力信号を評価し各タップ２４の係数を修
正するタップ修正器２６で構成されている。
ック図である。ボー周期の遅延（Ｔ）を持つ遅延素子２
２が縦続接続された遅延素子群２３と、各遅延素子２２
の出力信号に係数を掛けるタップ２４と、各タップ２４
の出力を加算する加算器２５と、最適等化を行うために
加算器２５の出力信号を評価し各タップ２４の係数を修
正するタップ修正器２６で構成されている。
【０００４】図５は、遅延量がボー周期の半分（Ｔ／２
）である遅延素子２７を用いた分数周期間隔型自動等化
器のブロック図である。ボー周期の１／２の遅延を持つ
遅延素子２７が縦続接続された遅延素子群２８と、各遅
延素子２７の出力信号に係数を掛けるタップ２９と、各
タップ２９の出力を加算する加算器３０と、最適等化を
行うために加算器３０の出力信号を評価し各タップ２９
の係数を修正するタップ修正器３１で構成されている。
）である遅延素子２７を用いた分数周期間隔型自動等化
器のブロック図である。ボー周期の１／２の遅延を持つ
遅延素子２７が縦続接続された遅延素子群２８と、各遅
延素子２７の出力信号に係数を掛けるタップ２９と、各
タップ２９の出力を加算する加算器３０と、最適等化を
行うために加算器３０の出力信号を評価し各タップ２９
の係数を修正するタップ修正器３１で構成されている。
【０００５】
【発明が解決しようとする課題】上述したボー周期間隔
型自動等化器では、ボーレート周期でサンプルするため
に図６の出力スペクトル図に示す様にボー周波数の１／
２の周波数付近で折り返しによるエイリアスが生じる。 入力信号と自動等化器の位相が一致しているときは、ナ
イキスト基準を満足するが、入力信号と自動等化器の位
相が一致していないと、基本成分と折り返し成分が互い
に打ち消しあうために、ボー周波数の１／２の周波数付
近で信号成分が減衰する。自動等化器は、信号成分を等
化するためにこの減衰した信号を増幅するが雑音成分も
同時に増幅するので、等化特性に劣化が生じる。そこで
、自動等化器の位相を正確にあわせるための制御が必要
になるという問題がある。
型自動等化器では、ボーレート周期でサンプルするため
に図６の出力スペクトル図に示す様にボー周波数の１／
２の周波数付近で折り返しによるエイリアスが生じる。 入力信号と自動等化器の位相が一致しているときは、ナ
イキスト基準を満足するが、入力信号と自動等化器の位
相が一致していないと、基本成分と折り返し成分が互い
に打ち消しあうために、ボー周波数の１／２の周波数付
近で信号成分が減衰する。自動等化器は、信号成分を等
化するためにこの減衰した信号を増幅するが雑音成分も
同時に増幅するので、等化特性に劣化が生じる。そこで
、自動等化器の位相を正確にあわせるための制御が必要
になるという問題がある。
【０００６】一方、この問題を解決するための方式であ
る分数周期間隔型自動等化器は、エイリアスが発生しな
いために自動等化器の位相を制御する必要がないが、遅
延素子およびタップの数が増大するという問題がある。
る分数周期間隔型自動等化器は、エイリアスが発生しな
いために自動等化器の位相を制御する必要がないが、遅
延素子およびタップの数が増大するという問題がある。
【０００７】
【課題を解決するための手段】本発明のタップ間隔混合
型自動等化器においては、ボー周期の整数分の１に相当
するサンプル周期でサンプルされたデジタル信号を入力
信号とするサンプル周期の遅延を持つ遅延素子が複数縦
続接続された遅延素子群と、前記遅延素子群の中の各前
記遅延素子の出力端子の中のボー周期間隔に相当する出
力端子からそれぞれ出力信号を取り出して係数を掛け乗
算結果を出力するボー間隔タップと、前記ボー間隔タッ
プへ入力される前記遅延素子出力端子以外の前記遅延素
子出力端子の中における各出力端子から出力信号を取り
出し係数を掛け乗算結果を出力する付加タップと、付加
タッブの出力を１つ以上選択し加算を行う選択器と、前
記各ボー間隔タップの各出力信号と前記選択器の出力信
号を加算して加算結果を出力する加算器と、前記加算器
の出力信号を評価し前記ボー間隔タップの係数と前記選
択器で選択された前記付加タップの係数を修正するため
の修正信号を出力すると共に、初期引き込み時に前記選
択器で選択される付加タップの位置と選択される付加タ
ップの数の少なくともどちらか一方を変えながら最適値
を見つけるための信号を前記選択器へ出力する修正器と
を備えていることを特徴とする。
型自動等化器においては、ボー周期の整数分の１に相当
するサンプル周期でサンプルされたデジタル信号を入力
信号とするサンプル周期の遅延を持つ遅延素子が複数縦
続接続された遅延素子群と、前記遅延素子群の中の各前
記遅延素子の出力端子の中のボー周期間隔に相当する出
力端子からそれぞれ出力信号を取り出して係数を掛け乗
算結果を出力するボー間隔タップと、前記ボー間隔タッ
プへ入力される前記遅延素子出力端子以外の前記遅延素
子出力端子の中における各出力端子から出力信号を取り
出し係数を掛け乗算結果を出力する付加タップと、付加
タッブの出力を１つ以上選択し加算を行う選択器と、前
記各ボー間隔タップの各出力信号と前記選択器の出力信
号を加算して加算結果を出力する加算器と、前記加算器
の出力信号を評価し前記ボー間隔タップの係数と前記選
択器で選択された前記付加タップの係数を修正するため
の修正信号を出力すると共に、初期引き込み時に前記選
択器で選択される付加タップの位置と選択される付加タ
ップの数の少なくともどちらか一方を変えながら最適値
を見つけるための信号を前記選択器へ出力する修正器と
を備えていることを特徴とする。
【０００８】
【作用】本発明では、エイリアスによる影響を除くため
に、ボー間隔型自動等化器に必要最小限の付加タップを
付加することにより、分数間隔型自動等化器よりも少な
い演算処理量で分数間隔型自動等化器と同等の特性を実
現することができる。また、自動等化器の初期引き込み
時に修正器で加算器の出力信号の品質を監視し、付加タ
ップ数と付加タップの位置の少なくともいずれか一方を
制御する信号を選択器へ出力することにより、選択器で
選択される付加タップの数と位置が決定される。
に、ボー間隔型自動等化器に必要最小限の付加タップを
付加することにより、分数間隔型自動等化器よりも少な
い演算処理量で分数間隔型自動等化器と同等の特性を実
現することができる。また、自動等化器の初期引き込み
時に修正器で加算器の出力信号の品質を監視し、付加タ
ップ数と付加タップの位置の少なくともいずれか一方を
制御する信号を選択器へ出力することにより、選択器で
選択される付加タップの数と位置が決定される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の１つの付加タップの位置を制御する
実施例のブロック図である。遅延素子１はボー周期の半
分の遅延量（Ｔ／２）を持っている。これら遅延素子１
が８個縦続されて遅延素子群２を構成している。各遅延
素子１の出力は、１つおきにタップ３に接続される。タ
ップ３では、それぞれタップ係数が掛けられ、タップ３
の出力信号として加算器６で加算される。一方、タップ
３に接続されなかった各遅延素子１の出力信号は、選択
器４へ入力され、その中の１つが選択される。選択器４
の出力信号は、付加タップ５でタップ係数を掛けられて
加算器５で加算される。修正器７では、加算器６の出力
信号を評価し等化特性が最適になるようにタップ３の係
数を修正すると共に、選択器５に入力される信号の中か
ら１つを選択し、かつ、タップ係数を修正する。
る。図１は本発明の１つの付加タップの位置を制御する
実施例のブロック図である。遅延素子１はボー周期の半
分の遅延量（Ｔ／２）を持っている。これら遅延素子１
が８個縦続されて遅延素子群２を構成している。各遅延
素子１の出力は、１つおきにタップ３に接続される。タ
ップ３では、それぞれタップ係数が掛けられ、タップ３
の出力信号として加算器６で加算される。一方、タップ
３に接続されなかった各遅延素子１の出力信号は、選択
器４へ入力され、その中の１つが選択される。選択器４
の出力信号は、付加タップ５でタップ係数を掛けられて
加算器５で加算される。修正器７では、加算器６の出力
信号を評価し等化特性が最適になるようにタップ３の係
数を修正すると共に、選択器５に入力される信号の中か
ら１つを選択し、かつ、タップ係数を修正する。
【００１０】図２は本発明の付加タップの数を制御する
実施例のブロック図である。遅延素子８はボー周期の半
分の遅延量（Ｔ／２）を持っている。これら遅延素子８
が８個縦続されて遅延素子群９を構成している。各遅延
素子８の出力は、１つおきにタップ１０に接続される。 タップ１０では、それぞれタップ係数が掛けられ、タッ
プ１０の出力信号として加算器１３で加算される。一方
、タップ１０に接続されなかった各遅延素子８の出力信
号は、付加タップ１１に接続される。付加タップ１１の
出力信号は、選択器１２へ入力され、タップ１０の中の
センタータップから近い順に取り込まれて加算される。 付加タップ１１をいくつ取り込むかは修正器１４の出力
信号によって決定される。選択器１２の出力信号は、加
算器１３で各タップ１１の出力信号と加算される。修正
器１４では、加算器１３の出力信号を評価し最小のタッ
プ数で所要等化特性が得られるようにタップ８の係数を
修正すると共に、選択器１２で取り込む付加タップ１１
の乗算とタップ係数の修正を行う。選択器１２で選択さ
れなかった付加タップ１１の演算は行わない。
実施例のブロック図である。遅延素子８はボー周期の半
分の遅延量（Ｔ／２）を持っている。これら遅延素子８
が８個縦続されて遅延素子群９を構成している。各遅延
素子８の出力は、１つおきにタップ１０に接続される。 タップ１０では、それぞれタップ係数が掛けられ、タッ
プ１０の出力信号として加算器１３で加算される。一方
、タップ１０に接続されなかった各遅延素子８の出力信
号は、付加タップ１１に接続される。付加タップ１１の
出力信号は、選択器１２へ入力され、タップ１０の中の
センタータップから近い順に取り込まれて加算される。 付加タップ１１をいくつ取り込むかは修正器１４の出力
信号によって決定される。選択器１２の出力信号は、加
算器１３で各タップ１１の出力信号と加算される。修正
器１４では、加算器１３の出力信号を評価し最小のタッ
プ数で所要等化特性が得られるようにタップ８の係数を
修正すると共に、選択器１２で取り込む付加タップ１１
の乗算とタップ係数の修正を行う。選択器１２で選択さ
れなかった付加タップ１１の演算は行わない。
【００１１】図３は本発明の付加タップの位置と数を制
御する実施例のブロック図である。遅延素子１５はボー
周期の半分の遅延量（Ｔ／２）を持っている。これら遅
延素子１５が８個縦続されて遅延素子群１６を構成して
いる。各遅延素子１５の出力は、１つおきにタップ１７
に接続される。タップ１７では、それぞれタップ係数が
掛けられ、タップ１７の出力信号として加算器２０で加
算される。一方、タップ１７に接続されなかった各遅延
素子１５の出力信号は、付加タップ１８に接続される。 付加タップ１８の出力信号は、選択器１９へ入力される
。選択器１９では、修正器２１からの信号により、１つ
以上の付加タップ１８の出力信号が選択され、かつ加算
され出力される。選択器１９の出力信号は、加算器２０
でタップ１７の出力信号と共に加算される。修正器２１
では、加算器２０の出力信号を評価することによりタッ
プ１５の係数を修正し、かつ最小の付加タップ数で所要
等化特性が得られるように選択器１９で選択するタップ
の位置と数を決定すると共に、選択器１９で選択された
付加タップ１８の乗算とタップ係数の修正を行う。選択
器１９で選択されなかった付加タップ１８の演算は行わ
ない。
御する実施例のブロック図である。遅延素子１５はボー
周期の半分の遅延量（Ｔ／２）を持っている。これら遅
延素子１５が８個縦続されて遅延素子群１６を構成して
いる。各遅延素子１５の出力は、１つおきにタップ１７
に接続される。タップ１７では、それぞれタップ係数が
掛けられ、タップ１７の出力信号として加算器２０で加
算される。一方、タップ１７に接続されなかった各遅延
素子１５の出力信号は、付加タップ１８に接続される。 付加タップ１８の出力信号は、選択器１９へ入力される
。選択器１９では、修正器２１からの信号により、１つ
以上の付加タップ１８の出力信号が選択され、かつ加算
され出力される。選択器１９の出力信号は、加算器２０
でタップ１７の出力信号と共に加算される。修正器２１
では、加算器２０の出力信号を評価することによりタッ
プ１５の係数を修正し、かつ最小の付加タップ数で所要
等化特性が得られるように選択器１９で選択するタップ
の位置と数を決定すると共に、選択器１９で選択された
付加タップ１８の乗算とタップ係数の修正を行う。選択
器１９で選択されなかった付加タップ１８の演算は行わ
ない。
【００１２】次に、本実施例の動作例を図３を用いて説
明する。選択器１９において、付加タップ１８の出力信
号が一つも選択されなければ、ボー間隔型自動等化器と
して動作し、付加タップ１８の出力信号が全部選択され
れば、分数間隔型自動等化器として動作する。本発明で
は、ボー周期間隔型自動等化器の一部分を分数周期間隔
型自動等化器に置き換えられた自動等化器として動作す
る。
明する。選択器１９において、付加タップ１８の出力信
号が一つも選択されなければ、ボー間隔型自動等化器と
して動作し、付加タップ１８の出力信号が全部選択され
れば、分数間隔型自動等化器として動作する。本発明で
は、ボー周期間隔型自動等化器の一部分を分数周期間隔
型自動等化器に置き換えられた自動等化器として動作す
る。
【００１３】修正器２１において、タップ１７および付
加タップ１８のタップ係数の修正は、加算器２０の出力
信号から最大傾斜法を用いて常時修正されていく。一方
、選択器１９で選択される付加タップ１８の位置と数の
決定は、自動等化器の初期引き込み時に、選択器１９で
選択される付加タップ１８の位置と数の全ての組み合わ
せについて探索し、最も少ない付加タップ数で、所要等
化特性が得られる組み合わせを見つけて設定する。この
時に、選択されなかった付加タップ１８は、これ以降の
演算を停止する。これにより、通常動作時の演算量を削
減することができる。
加タップ１８のタップ係数の修正は、加算器２０の出力
信号から最大傾斜法を用いて常時修正されていく。一方
、選択器１９で選択される付加タップ１８の位置と数の
決定は、自動等化器の初期引き込み時に、選択器１９で
選択される付加タップ１８の位置と数の全ての組み合わ
せについて探索し、最も少ない付加タップ数で、所要等
化特性が得られる組み合わせを見つけて設定する。この
時に、選択されなかった付加タップ１８は、これ以降の
演算を停止する。これにより、通常動作時の演算量を削
減することができる。
【００１４】選択器１９で、選択される付加タップ１８
の数を一つに固定し、付加タップ１８の位置だけが修正
器２１によって制御される方式が図１である。
の数を一つに固定し、付加タップ１８の位置だけが修正
器２１によって制御される方式が図１である。
【００１５】選択器１９において、付加タップ１８は、
センタータップから近い順に優先的に選択され、選択さ
れる付加タップ１８の数だけが修正器２１によって制御
される方式が図２である。
センタータップから近い順に優先的に選択され、選択さ
れる付加タップ１８の数だけが修正器２１によって制御
される方式が図２である。
【００１６】また、遅延量がボー周期の１／３や１／４
である遅延素子を用いても本発明の等化器が構成できる
。
である遅延素子を用いても本発明の等化器が構成できる
。
【００１７】
【発明の効果】以上説明したように本発明では、ボー周
期間隔型自動等化器の一部を分数周期間隔型自動等化器
に置き換えることにより、ボー周期間隔型の欠点である
入力信号と自動等化器の位相が一致していないときに生
じる等化特性の劣化を低減できる効果もある。
期間隔型自動等化器の一部を分数周期間隔型自動等化器
に置き換えることにより、ボー周期間隔型の欠点である
入力信号と自動等化器の位相が一致していないときに生
じる等化特性の劣化を低減できる効果もある。
【００１８】また、分数周期間隔型自動等化器よりもタ
ップ数を少なくできるので、タップ係数を掛ける乗算処
理や、タップの出力を加算する加算処理の量を低減でき
る効果もある。
ップ数を少なくできるので、タップ係数を掛ける乗算処
理や、タップの出力を加算する加算処理の量を低減でき
る効果もある。
【図１】本発明において、付加するタップの位置を制御
する方式の実施例のブロック図である。
する方式の実施例のブロック図である。
【図２】本発明において、付加するタップの数を制御す
る方式の実施例のブロック図である。
る方式の実施例のブロック図である。
【図３】本発明において、付加するタップの数と位置を
制御する方式の実施例のブロック図である。
制御する方式の実施例のブロック図である。
【図４】ボー周期間隔型自動等化器のブロック図である
。
。
【図５】分数周期間隔型自動等化器のブロック図である
。
。
【図６】ボー周期型自動等化器の出力信号のスペクトル
図である。
図である。
１ 遅延素子
２ 遅延素子群
３ タップ
４ 選択器
５ 付加タップ
６ 加算器
７ 修正器
８ 遅延素子
９ 遅延素子群
１０ タップ
１１ 付加タップ
１２ 選択器
１３ 加算器
１４ 修正器
１５ 遅延素子
１６ 遅延素子群
１７ タップ
１８ 付加タップ
１９ 選択器
２０ 加算器
２１ 修正器
２２ 遅延素子
２３ 遅延素子群
２４ タップ
２５ 加算器
２６ 修正器
２７ 遅延素子
２８ 遅延素子群
２９ タップ
３０ 加算器
３１ 修正器
Claims (3)
- 【請求項１】 ボー周期の整数分の１に相当するサン
プル周期でサンプルされたデジタル信号を入力信号とす
るサンプル周期の遅延を持つ遅延素子が複数縦続接続さ
れた遅延素子群と、前記遅延素子群の中の各前記遅延素
子の出力端子の中のボー周期間隔に相当する出力端子か
らそれぞれ出力信号を取り出して係数を掛け乗算結果を
出力するボー間隔タップと、前記ボー間隔タップへ入力
される前記遅延素子出力端子以外の前記遅延素子出力端
子の中における各出力から１つの出力信号を取り出す選
択器と、前記選択器の出力信号に係数を掛け乗算結果を
出力する付加タップと、前記各ボー間隔タップの各出力
信号と前記付加タップの出力信号を加算して加算結果を
出力する加算器と、前記加算器の出力信号を評価し前記
ボー間隔タップの係数と前記付加タップの係数を修正す
るための修正信号を出力すると共に初期引き込み時にタ
ップの付加位置を変えながら最適値を見つけるための信
号を前記選択器へ出力する修正器とから構成されている
ことを特徴とするタップ間隔混合型自動等化器。 - 【請求項２】 ボー周期の整数分の１に相当するサン
プル周期でサンプルされたデジタル信号を入力信号とす
るサンプル周期の遅延を持つ遅延素子が複数縦続接続さ
れた遅延素子群と、前記遅延素子群の中の各前記遅延素
子の出力端子の中のボー周期間隔に相当する出力端子か
らそれぞれ出力信号を取り出して係数を掛け乗算結果を
出力するボー間隔タップと、前記ボー間隔タップへ入力
される前記遅延素子出力端子以外の前記遅延素子出力端
子の中における各出力端子から出力信号を取り出し係数
を掛け乗算結果を出力する付加タップと、センタータッ
プから近い順に付加タップを選択し加算を行う選択器と
、前記各ボー間隔タップの各出力信号と前記選択器の出
力信号を加算して加算結果を出力する加算器と、前記加
算器の出力信号を評価し前記ボー間隔タップの係数と前
記選択器で選択された前記付加タップの係数を修正する
ための修正信号を出力すると共に初期引き込み時に付加
タップの数を変えながら最適値を見つけるための信号を
前記選択器へ出力する修正器とから構成されていること
を特徴とするタップ間隔混合型自動等化器。 - 【請求項３】 ボー周期の整数分の１に相当するサン
プル周期でサンプルされたデジタル信号を入力信号とす
るサンプル周期の遅延を持つ遅延素子が複数縦続接続さ
れた遅延素子群と、前記遅延素子群の中の各前記遅延素
子の出力端子の中のボー周期間隔に相当する出力端子か
らそれぞれ出力信号を取り出して係数を掛け乗算結果を
出力するボー間隔タップと、前記ボー間隔タップへ入力
される前記遅延素子出力端子以外の前記遅延素子出力端
子の中における各出力端子から出力信号を取り出し係数
を掛け乗算結果を出力する付加タップと、付加タップを
１つ以上選択し加算を行う選択器と、前記各ボー間隔タ
ップの各出力信号と前記選択器の出力信号を加算して加
算結果を出力する加算器と、前記加算器の出力信号を評
価し前記ボー間隔タップの係数と前記選択器で選択され
た前記付加タップの係数を修正するための修正信号を出
力すると共に初期引き込み時に付加タップの位置と数を
変えながら最適値を見つけるための信号を前記選択器へ
出力する修正器とから構成されていることを特徴とする
タップ間隔混合型自動等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13049591A JPH04330818A (ja) | 1991-05-02 | 1991-05-02 | タップ間隔混合型自動等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13049591A JPH04330818A (ja) | 1991-05-02 | 1991-05-02 | タップ間隔混合型自動等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330818A true JPH04330818A (ja) | 1992-11-18 |
Family
ID=15035634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13049591A Withdrawn JPH04330818A (ja) | 1991-05-02 | 1991-05-02 | タップ間隔混合型自動等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330818A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496845B1 (en) | 1998-11-18 | 2002-12-17 | Nec Corporation | Low pass filter |
| JP2012199959A (ja) * | 2003-02-18 | 2012-10-18 | Qualcomm Inc | 適応イコライザーを有した通信受信機 |
| US8615200B2 (en) | 2003-02-18 | 2013-12-24 | Qualcomm Incorporated | Systems and methods for improving channel estimation |
-
1991
- 1991-05-02 JP JP13049591A patent/JPH04330818A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496845B1 (en) | 1998-11-18 | 2002-12-17 | Nec Corporation | Low pass filter |
| JP2012199959A (ja) * | 2003-02-18 | 2012-10-18 | Qualcomm Inc | 適応イコライザーを有した通信受信機 |
| US8615200B2 (en) | 2003-02-18 | 2013-12-24 | Qualcomm Incorporated | Systems and methods for improving channel estimation |
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