JPH04330821A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04330821A JPH04330821A JP3277507A JP27750791A JPH04330821A JP H04330821 A JPH04330821 A JP H04330821A JP 3277507 A JP3277507 A JP 3277507A JP 27750791 A JP27750791 A JP 27750791A JP H04330821 A JPH04330821 A JP H04330821A
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- Japan
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- resistor
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- transistor
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/0422—Anti-saturation measures
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に係わり、
特に出力ドライバ用のトランジスタを具備した出力ドラ
イバ回路において、その出力ドライバ用トランジスタの
深い飽和状態を防止するクランプ回路を備えたものに関
する。
特に出力ドライバ用のトランジスタを具備した出力ドラ
イバ回路において、その出力ドライバ用トランジスタの
深い飽和状態を防止するクランプ回路を備えたものに関
する。
【０００２】
【従来の技術】図１０は従来のクランプ回路を備えた半
導体装置の回路図である。
導体装置の回路図である。
【０００３】図１０に示すように、Ｐチャネル型ＭＯＳ
ＦＥＴ（以下ＰＭＯＳと称す）ＭＰ１とＮチャネル型Ｍ
ＯＳＦＥＴ（以下ＮＭＯＳと称す）ＭＮ１とは電源電位
間に直列に接続され、インバ−タを構成している。イン
バ−タの出力端にはその出力をプルダウンするように出
力ドライバ用のＮＰＮ型バイポ−ラトランジスタＱ１の
ベ−スが接続されている。トランジスタＱ１のベ−スと
ＰＭＯＳ ＭＰ１との相互間にはベ−ス電流を制御す
るための抵抗Ｒ１が接続されており、さらにベ−ス〜コ
レクタ間にはショットキバリアダイオ−ド（以下ＳＢＤ
と称す）Ｄ１が接続されている。ＳＢＤ Ｄ１は、出
力電圧（出力信号）ＶＯＵＴが所定の電圧以下（ＶＯＵ
Ｔ ＜ＶＢＥ−ＶＦＤ１ ；ＶＦＤ１ はＳＢＤ Ｄ
１のしきい値）になった後にオンし、ベ−ス電流を減少
させるとともにベ−ス電流として流れていた電流をコレ
クタに流すことによりトランジスタＱ１の深い飽和状態
を防止するものである。
ＦＥＴ（以下ＰＭＯＳと称す）ＭＰ１とＮチャネル型Ｍ
ＯＳＦＥＴ（以下ＮＭＯＳと称す）ＭＮ１とは電源電位
間に直列に接続され、インバ−タを構成している。イン
バ−タの出力端にはその出力をプルダウンするように出
力ドライバ用のＮＰＮ型バイポ−ラトランジスタＱ１の
ベ−スが接続されている。トランジスタＱ１のベ−スと
ＰＭＯＳ ＭＰ１との相互間にはベ−ス電流を制御す
るための抵抗Ｒ１が接続されており、さらにベ−ス〜コ
レクタ間にはショットキバリアダイオ−ド（以下ＳＢＤ
と称す）Ｄ１が接続されている。ＳＢＤ Ｄ１は、出
力電圧（出力信号）ＶＯＵＴが所定の電圧以下（ＶＯＵ
Ｔ ＜ＶＢＥ−ＶＦＤ１ ；ＶＦＤ１ はＳＢＤ Ｄ
１のしきい値）になった後にオンし、ベ−ス電流を減少
させるとともにベ−ス電流として流れていた電流をコレ
クタに流すことによりトランジスタＱ１の深い飽和状態
を防止するものである。
【０００４】このＳＢＤ Ｄ１が無い場合、トランジ
スタＱ１のベ−スへ流れ込む電流が出力電圧ＶＯＵＴ
が小さくなっても変化せず、ベ−ス〜エミッタ接合およ
びベ−ス〜コレクタ接合がともに順方向となる。このよ
うな状態になると、ベ−ス電流を止めてもベ−スに蓄積
している少数キャリアがなくなるまでに時間を要し、出
力が“Ｌ”レベルから“Ｈ”レベルに遷移する時間が長
くなってしまう。
スタＱ１のベ−スへ流れ込む電流が出力電圧ＶＯＵＴ
が小さくなっても変化せず、ベ−ス〜エミッタ接合およ
びベ−ス〜コレクタ接合がともに順方向となる。このよ
うな状態になると、ベ−ス電流を止めてもベ−スに蓄積
している少数キャリアがなくなるまでに時間を要し、出
力が“Ｌ”レベルから“Ｈ”レベルに遷移する時間が長
くなってしまう。
【０００５】以上のような点からクランプ回路として、
ベ−ス〜エミッタ接合のしきい値電圧より低いしきい値
電圧ＶＦＤ１ を持つＳＢＤ Ｄ１をドライバ用トラ
ンジスタのベ−ス〜コレクタ間に接続し、そのトランジ
スタの深い飽和状態を防止する方法がよく使われている
。
ベ−ス〜エミッタ接合のしきい値電圧より低いしきい値
電圧ＶＦＤ１ を持つＳＢＤ Ｄ１をドライバ用トラ
ンジスタのベ−ス〜コレクタ間に接続し、そのトランジ
スタの深い飽和状態を防止する方法がよく使われている
。
【０００６】しかしながら、ＳＢＤを用いることにより
、例えば製造プロセスが複雑になるとか、幾つかの弊害
がでている。特にマスタスライス手法を用いるゲ−トア
レ−の場合、ＳＢＤを用いたクランプ回路を使うには、
クランプ回路用のＳＢＤをマスタスライス上に設けるこ
とが必要となるが、出力ドライバ用として使わないベ−
シックセルでは、そのＳＢＤの領域が無駄になってしま
う。
、例えば製造プロセスが複雑になるとか、幾つかの弊害
がでている。特にマスタスライス手法を用いるゲ−トア
レ−の場合、ＳＢＤを用いたクランプ回路を使うには、
クランプ回路用のＳＢＤをマスタスライス上に設けるこ
とが必要となるが、出力ドライバ用として使わないベ−
シックセルでは、そのＳＢＤの領域が無駄になってしま
う。
【０００７】この問題を解決するために図１１に示すよ
うな、クランプ回路用のダイオ−ドＤ２にシリコンバイ
ポ−ラトランジスタのベ−ス〜エミッタ接合を使用する
ことが考えられている。この場合には、トランジスタＱ
１のＶＢＥとダイオ−ドＤ２のしきい値電圧ＶＦＤ２
とが互いに等しくなってしまうのでトランジスタＱ１の
ベ−スとダイオ−ドＤ２のアノ−ドとの相互間に抵抗Ｒ
２が接続される。ダイオ−ドＤ２は、ＶＯＵＴ ＜ＶＢ
Ｅ＋ｉＢ ×Ｒ２−ＶＦＤ２ ＝ｉＢ ×Ｒ２となった
後にオンし、ベ−ス電流ｉＢ を減少させることができ
る。
うな、クランプ回路用のダイオ−ドＤ２にシリコンバイ
ポ−ラトランジスタのベ−ス〜エミッタ接合を使用する
ことが考えられている。この場合には、トランジスタＱ
１のＶＢＥとダイオ−ドＤ２のしきい値電圧ＶＦＤ２
とが互いに等しくなってしまうのでトランジスタＱ１の
ベ−スとダイオ−ドＤ２のアノ−ドとの相互間に抵抗Ｒ
２が接続される。ダイオ−ドＤ２は、ＶＯＵＴ ＜ＶＢ
Ｅ＋ｉＢ ×Ｒ２−ＶＦＤ２ ＝ｉＢ ×Ｒ２となった
後にオンし、ベ−ス電流ｉＢ を減少させることができ
る。
【０００８】しかしベ−ス電流ｉＢ の減少により抵抗
Ｒ２の電圧降下が小さくなるため、ダイオ−ドＤ２に流
れる電流を、ある出力電圧をさかいに急激に大きくする
こと、即ち、ベ−ス電流ｉＢ を小さくすることは難し
い。
Ｒ２の電圧降下が小さくなるため、ダイオ−ドＤ２に流
れる電流を、ある出力電圧をさかいに急激に大きくする
こと、即ち、ベ−ス電流ｉＢ を小さくすることは難し
い。
【０００９】また、電圧−電流特性についても、図１０
に示すＳＢＤ Ｄ１を用いる場合には、一方の電極と
なる金属材料を選ぶことによりＰＮ接合に比べ電流を流
れやすくすることができるが、図１１に示すダイオ−ド
Ｄ２を用いる場合には、ＰＮ接合であり電流が流れ難く
、ＳＢＤ Ｄ１よりベ−ス電流ｉＢ の減少は緩やか
になってしまう。
に示すＳＢＤ Ｄ１を用いる場合には、一方の電極と
なる金属材料を選ぶことによりＰＮ接合に比べ電流を流
れやすくすることができるが、図１１に示すダイオ−ド
Ｄ２を用いる場合には、ＰＮ接合であり電流が流れ難く
、ＳＢＤ Ｄ１よりベ−ス電流ｉＢ の減少は緩やか
になってしまう。
【００１０】この点については、抵抗Ｒ２の抵抗値を大
きくし、出力電圧ＶＯＵＴ が充分に大きい時からダイ
オ−ドＤ２がオンするようにして改善できるが、このよ
うにすると出力ドライバ回路に必要なＤＣ特性を実現で
きなくなってしまう。
きくし、出力電圧ＶＯＵＴ が充分に大きい時からダイ
オ−ドＤ２がオンするようにして改善できるが、このよ
うにすると出力ドライバ回路に必要なＤＣ特性を実現で
きなくなってしまう。
【００１１】
【発明が解決しようとする課題】以上のように、ドライ
バ用のトランジスタの深い飽和状態を防止するためにＳ
ＢＤを用いたクランプ回路が使われてきたが、製造プロ
セスが複雑化する、あるいはゲ−トアレ−のようなマス
タスライス手法を採用する装置ではベ−シックセルにお
いてＳＢＤの領域が無駄になるといった問題がある。
バ用のトランジスタの深い飽和状態を防止するためにＳ
ＢＤを用いたクランプ回路が使われてきたが、製造プロ
セスが複雑化する、あるいはゲ−トアレ−のようなマス
タスライス手法を採用する装置ではベ−シックセルにお
いてＳＢＤの領域が無駄になるといった問題がある。
【００１２】そこでＳＢＤを用いず、シリコンＰＮ接合
を用いたクランプ回路も考えられたが、クランプ回路の
動作において、もともとＰＮ接合は電流を流し難いこと
や、ある出力電圧をさかいに急激に電流を流すことが難
しいことから充分なクランプ特性は得難い。またこれを
解決しようとすれば、出力ドライバ回路のＤＣ特性等に
影響がでるという問題がある。この発明は上記のような
点に鑑み為されたもので、その目的は、ＳＢＤを用いる
ことなく、充分なクランプ特性が得られる半導体装置を
提供することにある。
を用いたクランプ回路も考えられたが、クランプ回路の
動作において、もともとＰＮ接合は電流を流し難いこと
や、ある出力電圧をさかいに急激に電流を流すことが難
しいことから充分なクランプ特性は得難い。またこれを
解決しようとすれば、出力ドライバ回路のＤＣ特性等に
影響がでるという問題がある。この発明は上記のような
点に鑑み為されたもので、その目的は、ＳＢＤを用いる
ことなく、充分なクランプ特性が得られる半導体装置を
提供することにある。
【００１３】
【課題を解決するための手段】この発明の第１の態様は
入力および出力を有し、入力に電流が供給されることに
よりオン・オフされるスイッチ手段と、前記出力に接続
された出力端と、
入力および出力を有し、入力に電流が供給されることに
よりオン・オフされるスイッチ手段と、前記出力に接続
された出力端と、
【００１４】前記入力に電流ｉを供給する電流供給手段
と、前記入力と電流供給手段との間に挿設された抵抗値
Ｒを有する抵抗と、前記抵抗の両端に生じる電位差ｉ×
Ｒと前記出力端の電位Ｖとを比較し、ｉ×Ｒ≧Ｖの関係
となった時、前記電流ｉを前記出力端へ流すように構成
された比較手段と、を具備することを特徴とする。
と、前記入力と電流供給手段との間に挿設された抵抗値
Ｒを有する抵抗と、前記抵抗の両端に生じる電位差ｉ×
Ｒと前記出力端の電位Ｖとを比較し、ｉ×Ｒ≧Ｖの関係
となった時、前記電流ｉを前記出力端へ流すように構成
された比較手段と、を具備することを特徴とする。
【００１５】この発明に係わる半導体装置の第２の態様
は、入力および出力を有し、入力に電流が供給されるこ
とによりオン・オフされるスイッチ手段と、前記出力に
接続された出力端と、前記入力に電流ｉを供給する電流
供給手段と、前記入力と電流供給手段との間に挿設され
た抵抗値Ｒを有する抵抗と、前記抵抗の両端に生じる電
位差ｉ×Ｒと前記出力端の電位Ｖとを比較し、ｉ×Ｒ≧
Ｖの関係となった時、前記電流ｉを前記出力端へ流すよ
うに構成された比較手段と、前記比較手段と前記出力端
との接続配線に、比較手段〜出力端間順方向に少なくと
も１つ挿設されたダイオ−ドと、を具備することを特徴
とする。
は、入力および出力を有し、入力に電流が供給されるこ
とによりオン・オフされるスイッチ手段と、前記出力に
接続された出力端と、前記入力に電流ｉを供給する電流
供給手段と、前記入力と電流供給手段との間に挿設され
た抵抗値Ｒを有する抵抗と、前記抵抗の両端に生じる電
位差ｉ×Ｒと前記出力端の電位Ｖとを比較し、ｉ×Ｒ≧
Ｖの関係となった時、前記電流ｉを前記出力端へ流すよ
うに構成された比較手段と、前記比較手段と前記出力端
との接続配線に、比較手段〜出力端間順方向に少なくと
も１つ挿設されたダイオ−ドと、を具備することを特徴
とする。
【００１６】この発明に係わる半導体装置の第３の態様
は、入力および出力を有し、入力に電流が供給されるこ
とによりオン・オフされる第１のスイッチ手段と、前記
第１のスイッチ手段の出力に接続された出力端と、前記
第１のスイッチ手段の入力に電流通路の一端を接続し、
他端を電位供給手段に接続した第２のスイッチ手段と、
前記第２のスイッチ手段の入力に電流ｉを供給する電流
供給手段と、前記入力と電流供給手段との間に挿設され
た抵抗値ＲＡ を有する第１の抵抗と、前記第１の抵抗
の両端に生じる電位差ｉ×ＲＡ と前記出力端の電位Ｖ
とを比較し、ｉ×ＲＡ ≧Ｖの関係となった時、前記電
流ｉを前記出力端へ流すように構成された比較手段と、
前記電位供給手段と前記第２のスイッチング手段との間
に挿設された抵抗値ＲＢ を有する第２の抵抗と、を具
備し、前記第２の抵抗の抵抗値ＲＢ を調節することに
より、前記第１のスイッチ手段の出力特性を制御するよ
うに構成したことを特徴とする。
は、入力および出力を有し、入力に電流が供給されるこ
とによりオン・オフされる第１のスイッチ手段と、前記
第１のスイッチ手段の出力に接続された出力端と、前記
第１のスイッチ手段の入力に電流通路の一端を接続し、
他端を電位供給手段に接続した第２のスイッチ手段と、
前記第２のスイッチ手段の入力に電流ｉを供給する電流
供給手段と、前記入力と電流供給手段との間に挿設され
た抵抗値ＲＡ を有する第１の抵抗と、前記第１の抵抗
の両端に生じる電位差ｉ×ＲＡ と前記出力端の電位Ｖ
とを比較し、ｉ×ＲＡ ≧Ｖの関係となった時、前記電
流ｉを前記出力端へ流すように構成された比較手段と、
前記電位供給手段と前記第２のスイッチング手段との間
に挿設された抵抗値ＲＢ を有する第２の抵抗と、を具
備し、前記第２の抵抗の抵抗値ＲＢ を調節することに
より、前記第１のスイッチ手段の出力特性を制御するよ
うに構成したことを特徴とする。
【００１７】この発明に係わる半導体装置の第４の態様
は、入力および出力を有し、入力に電流が供給されるこ
とによりオン・オフされるスイッチ手段と、前記出力に
接続された出力端と、前記入力に電流ｉを供給する電流
供給手段と、前記入力と前記電流供給手段との間に挿設
された抵抗値Ｒを有する抵抗と、前記抵抗の両端に生じ
る電位差ｉ×Ｒと前記出力端の電位Ｖとを比較し、ｉ×
Ｒ≧Ｖの関係となった時、前記電流ｉを前記出力端へ流
し、かつ前記出力端の電位が前記スイッチの入力端の電
位よりも高い時、前記出力端から前記スイッチ手段の入
力端へ電流を供給するように構成された比較手段と、を
具備することを特徴とする。
は、入力および出力を有し、入力に電流が供給されるこ
とによりオン・オフされるスイッチ手段と、前記出力に
接続された出力端と、前記入力に電流ｉを供給する電流
供給手段と、前記入力と前記電流供給手段との間に挿設
された抵抗値Ｒを有する抵抗と、前記抵抗の両端に生じ
る電位差ｉ×Ｒと前記出力端の電位Ｖとを比較し、ｉ×
Ｒ≧Ｖの関係となった時、前記電流ｉを前記出力端へ流
し、かつ前記出力端の電位が前記スイッチの入力端の電
位よりも高い時、前記出力端から前記スイッチ手段の入
力端へ電流を供給するように構成された比較手段と、を
具備することを特徴とする。
【００１８】
【作用】上記第１の態様の半導体装置によれば、抵抗の
両端の電位差、すなわちｉ×Ｒと出力端の電位Ｖとが、
ｉ×Ｒ≧Ｖの関係となった時、電流ｉをスイッチ手段の
入力から出力端へと変えて流す。したがって、ＳＢＤを
用いなくても、スイッチ手段の深い飽和状態を防止する
ことが可能となる。
両端の電位差、すなわちｉ×Ｒと出力端の電位Ｖとが、
ｉ×Ｒ≧Ｖの関係となった時、電流ｉをスイッチ手段の
入力から出力端へと変えて流す。したがって、ＳＢＤを
用いなくても、スイッチ手段の深い飽和状態を防止する
ことが可能となる。
【００１９】上記第２の態様の半導体装置によれば、比
較手段と出力端との間に、比較手段〜出力端間順方向に
ダイオ−ドが挿設されているので、出力端が非常に高い
レベルの電位となっても、比較手段が逆バイアスによっ
て破壊される恐れが軽減される。したがって、非常に高
いレベルの電位をスイッチングすることが可能となる。
較手段と出力端との間に、比較手段〜出力端間順方向に
ダイオ−ドが挿設されているので、出力端が非常に高い
レベルの電位となっても、比較手段が逆バイアスによっ
て破壊される恐れが軽減される。したがって、非常に高
いレベルの電位をスイッチングすることが可能となる。
【００２０】上記第３の態様の半導体装置によれば、第
２の抵抗の抵抗値ＲＢ を変えれば、第１のスイッチ手
段の入力への供給電流量が種々変わる。結果、第１のス
イッチ手段の電流−電圧特性が変化するようになるので
、第２の抵抗の抵抗値ＲＢ を種々調節することにより
第１のスイッチ手段の出力特性を所望の特性に合わせ込
むことができる。
２の抵抗の抵抗値ＲＢ を変えれば、第１のスイッチ手
段の入力への供給電流量が種々変わる。結果、第１のス
イッチ手段の電流−電圧特性が変化するようになるので
、第２の抵抗の抵抗値ＲＢ を種々調節することにより
第１のスイッチ手段の出力特性を所望の特性に合わせ込
むことができる。
【００２１】上記第４の態様の半導体装置によれば、ス
イッチ手段の入力へ供給される電流を、電流供給手段の
みならず、出力端からも供給することができる。したが
って、電流供給手段から供給する電流を減少でき、低消
費電力化できる。また、出力端から供給する電流を調節
することによりスイッチ手段の出力特性を所望の特性に
合わせ込むことができる。
イッチ手段の入力へ供給される電流を、電流供給手段の
みならず、出力端からも供給することができる。したが
って、電流供給手段から供給する電流を減少でき、低消
費電力化できる。また、出力端から供給する電流を調節
することによりスイッチ手段の出力特性を所望の特性に
合わせ込むことができる。
【００２２】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００２３】図１は、この発明の第１の実施例に係わる
半導体装置の回路図である。なお、この説明に際し、全
図に渡り共通の部分には共通の参照を符号を付し、重複
する説明はさけることにする。
半導体装置の回路図である。なお、この説明に際し、全
図に渡り共通の部分には共通の参照を符号を付し、重複
する説明はさけることにする。
【００２４】図１に示すように、ＰＭＯＳ ＭＰ１と
ＮＭＯＳ ＭＮ１とは高電位電源ＶＤＤと低電位電源
ＶＳＳ（例えば接地レベル）との間に直列に接続されて
おり、これらの相互間には出力ドライバ用のＮＰＮ型バ
イポ−ラトランジスタＱ１のベ−スが接続されている。 ＰＭＯＳ ＭＰ１およびＮＭＯＳ ＭＮ１各々のゲ
−トは互いに接続され、その接続点には入力電圧（入力
信号）ＶＩＮが供給される。ＰＭＯＳ ＭＰ１はトラ
ンジスタＱ１へのベ−ス電流の電流源であり、ＰＭＯＳ
ＭＰ１とトランジスタＱ１のベ−スとの相互間に接
続されたベ−ス電流制御用の抵抗Ｒ１を介してその電流
を供給する。 ＮＭＯＳ ＭＮ１はトランジスタＱ１からベ−ス電荷
を引き抜き、トランジスタＱ１をオフさせるトランジス
タである。抵抗Ｒ１とトランジスタＱ１のベ−スとの相
互間には抵抗Ｒ３がさらに接続されている。抵抗Ｒ３と
トランジスタＱ１のベ−スとの相互間のノ−ドＡにはク
ランプ用ＮＰＮ型バイポ−ラトランジスタＱ２のコレク
タが接続され、抵抗Ｒ３と抵抗Ｒ１とのノ−ドＢにはト
ランジスタＱ２のベ−スが接続されている。このトラン
ジスタＱ２のエミッタはノ−ドＣにてトランジスタＱ１
のコレクタに接続されるとともに、出力電圧ＶＯＵＴ
が出力される出力端に接続されている。
ＮＭＯＳ ＭＮ１とは高電位電源ＶＤＤと低電位電源
ＶＳＳ（例えば接地レベル）との間に直列に接続されて
おり、これらの相互間には出力ドライバ用のＮＰＮ型バ
イポ−ラトランジスタＱ１のベ−スが接続されている。 ＰＭＯＳ ＭＰ１およびＮＭＯＳ ＭＮ１各々のゲ
−トは互いに接続され、その接続点には入力電圧（入力
信号）ＶＩＮが供給される。ＰＭＯＳ ＭＰ１はトラ
ンジスタＱ１へのベ−ス電流の電流源であり、ＰＭＯＳ
ＭＰ１とトランジスタＱ１のベ−スとの相互間に接
続されたベ−ス電流制御用の抵抗Ｒ１を介してその電流
を供給する。 ＮＭＯＳ ＭＮ１はトランジスタＱ１からベ−ス電荷
を引き抜き、トランジスタＱ１をオフさせるトランジス
タである。抵抗Ｒ１とトランジスタＱ１のベ−スとの相
互間には抵抗Ｒ３がさらに接続されている。抵抗Ｒ３と
トランジスタＱ１のベ−スとの相互間のノ−ドＡにはク
ランプ用ＮＰＮ型バイポ−ラトランジスタＱ２のコレク
タが接続され、抵抗Ｒ３と抵抗Ｒ１とのノ−ドＢにはト
ランジスタＱ２のベ−スが接続されている。このトラン
ジスタＱ２のエミッタはノ−ドＣにてトランジスタＱ１
のコレクタに接続されるとともに、出力電圧ＶＯＵＴ
が出力される出力端に接続されている。
【００２５】その動作は、入力電圧ＶＩＮが“Ｌ”レベ
ルの場合、ＰＭＯＳ ＭＰ１がオンし、トランジスタ
Ｑ１のベ−スにベ−ス電流が供給され、出力端をプルダ
ウンし、“Ｌ”レベルの出力電圧ＶＯＵＴ を出力する
ものである。この時、ノ−ドＡの電位ＶＢＥ１ は、ト
ランジスタＱ１のベ−ス〜エミッタ接合の順方向降下電
圧ＶＦ と同じである。またノ−ドＢの電位は、ＶＢＥ
２ ＋ＶＯＵＴ ＝ＶＢＥ１ ＋ｉＢ ×Ｒ３（ＶＯＵ
Ｔ の電位は初期状態では“Ｈ”レベル）である。トラ
ンジスタＱ２は出力電圧ＶＯＵＴ が“Ｈ”レベルのあ
いだ、ＶＢＥ２ ＜ＶＦ であり、オフしている。この
状態では、ＰＭＯＳ ＭＰ１から供給される電流はす
べてトランジスタＱ１のベ−スに流れ込み、トランジス
タＱ１の駆動力は高められている。トランジスタＱ１が
動作すると出力電圧ＶＯＵＴ は下がりだし、出力電圧
ＶＯＵＴ ＝ｉＢ ×Ｒ３となった時点でノ−ドＢの電
位はＶＢＥ２ ＝ＶＦ となり、トランジスタＱ２がオ
ンする。 この時、ベ−ス電流ｉＢ はトランジスタＱ２のコレク
タ電流とトランジスタＱ１のベ−ス電流の合計となるが
、トランジスタＱ２がオンしてもこれのベ−スに流れる
電流はベ−ス電流ｉＢ に比べてわずかであり、ノ−ド
Ａの電位はほとんど変化しない。したがって、ノ−ドＢ
の電位の変化もわずかである。またＶＯＵＴ ＝ｉＢ
×Ｒ３の時は、ＶＢＥ２ ＝ＶＢＥ１でもあり、トラン
ジスタＱ１のベ−スに流れ込む電流はベ−ス電流ｉＢ
のエミッタ接地増幅率ｈＦＥ（ｈＦＥは例えば１００）
分の一となる。さらに出力電圧ＶＯＵＴ が下がり、Ｖ
ＢＥ２ ＞ＶＢＥ１ となると、トランジスタＱ２のベ
−スに流れ込む電流はさらに増加し、そのコレクタ電流
も増すためトランジスタＱ１のベ−スに流れ込む電流は
さらに減少する。トランジスタＱ２を介して流れる電流
はすべてトランジスタＱ１のコレクタに流れ込む。この
ようにしてトランジスタＱ１のベ−ス電流を減らし、そ
の分をコレクタ電流として流し込むことによりトランジ
スタＱ１の深い飽和状態を防止することができる。
ルの場合、ＰＭＯＳ ＭＰ１がオンし、トランジスタ
Ｑ１のベ−スにベ−ス電流が供給され、出力端をプルダ
ウンし、“Ｌ”レベルの出力電圧ＶＯＵＴ を出力する
ものである。この時、ノ−ドＡの電位ＶＢＥ１ は、ト
ランジスタＱ１のベ−ス〜エミッタ接合の順方向降下電
圧ＶＦ と同じである。またノ−ドＢの電位は、ＶＢＥ
２ ＋ＶＯＵＴ ＝ＶＢＥ１ ＋ｉＢ ×Ｒ３（ＶＯＵ
Ｔ の電位は初期状態では“Ｈ”レベル）である。トラ
ンジスタＱ２は出力電圧ＶＯＵＴ が“Ｈ”レベルのあ
いだ、ＶＢＥ２ ＜ＶＦ であり、オフしている。この
状態では、ＰＭＯＳ ＭＰ１から供給される電流はす
べてトランジスタＱ１のベ−スに流れ込み、トランジス
タＱ１の駆動力は高められている。トランジスタＱ１が
動作すると出力電圧ＶＯＵＴ は下がりだし、出力電圧
ＶＯＵＴ ＝ｉＢ ×Ｒ３となった時点でノ−ドＢの電
位はＶＢＥ２ ＝ＶＦ となり、トランジスタＱ２がオ
ンする。 この時、ベ−ス電流ｉＢ はトランジスタＱ２のコレク
タ電流とトランジスタＱ１のベ−ス電流の合計となるが
、トランジスタＱ２がオンしてもこれのベ−スに流れる
電流はベ−ス電流ｉＢ に比べてわずかであり、ノ−ド
Ａの電位はほとんど変化しない。したがって、ノ−ドＢ
の電位の変化もわずかである。またＶＯＵＴ ＝ｉＢ
×Ｒ３の時は、ＶＢＥ２ ＝ＶＢＥ１でもあり、トラン
ジスタＱ１のベ−スに流れ込む電流はベ−ス電流ｉＢ
のエミッタ接地増幅率ｈＦＥ（ｈＦＥは例えば１００）
分の一となる。さらに出力電圧ＶＯＵＴ が下がり、Ｖ
ＢＥ２ ＞ＶＢＥ１ となると、トランジスタＱ２のベ
−スに流れ込む電流はさらに増加し、そのコレクタ電流
も増すためトランジスタＱ１のベ−スに流れ込む電流は
さらに減少する。トランジスタＱ２を介して流れる電流
はすべてトランジスタＱ１のコレクタに流れ込む。この
ようにしてトランジスタＱ１のベ−ス電流を減らし、そ
の分をコレクタ電流として流し込むことによりトランジ
スタＱ１の深い飽和状態を防止することができる。
【００２６】また、抵抗Ｒ３は抵抗Ｒ１と同一種類、例
えば抵抗の構造を同一とし、同一の製造工程にて形成す
ると、次のような利点をさらに得ることができる。すな
わち、同一の製造工程で形成することにより、抵抗Ｒ１
の抵抗値と抵抗Ｒ３の抵抗値とのばらつきをほぼ等しく
できる。例えば製造上、抵抗Ｒ３の抵抗値がばらつき低
めになると、抵抗Ｒ１の抵抗値もばらつき低めとなる。 抵抗Ｒ１の抵抗値が低くなると抵抗Ｒ１からの供給電流
が増す。したがって、抵抗Ｒ３の電圧降下は実質的に変
わらなくなる。反対に、抵抗Ｒ３の抵抗値がばらつき高
めとなると、抵抗Ｒ１の抵抗値もばらつき高めとなって
供給電流が減ずる。このため上記同様、抵抗Ｒ３の電圧
降下は実質的に変わることはない。結果、抵抗Ｒ３と抵
抗Ｒ１とをを同一種類の抵抗で構成し、同一の製造工程
で形成することにより、製造プロセスによる抵抗値のば
らつきを相殺でき、抵抗Ｒ１の抵抗値と抵抗Ｒ３の抵抗
値の差（Ｒ１−Ｒ３）を、設計時に設定された差に常に
、ほぼ合わせられるようになる。図２はこの発明の第２
の実施例に係わる半導体装置の回路図である。
えば抵抗の構造を同一とし、同一の製造工程にて形成す
ると、次のような利点をさらに得ることができる。すな
わち、同一の製造工程で形成することにより、抵抗Ｒ１
の抵抗値と抵抗Ｒ３の抵抗値とのばらつきをほぼ等しく
できる。例えば製造上、抵抗Ｒ３の抵抗値がばらつき低
めになると、抵抗Ｒ１の抵抗値もばらつき低めとなる。 抵抗Ｒ１の抵抗値が低くなると抵抗Ｒ１からの供給電流
が増す。したがって、抵抗Ｒ３の電圧降下は実質的に変
わらなくなる。反対に、抵抗Ｒ３の抵抗値がばらつき高
めとなると、抵抗Ｒ１の抵抗値もばらつき高めとなって
供給電流が減ずる。このため上記同様、抵抗Ｒ３の電圧
降下は実質的に変わることはない。結果、抵抗Ｒ３と抵
抗Ｒ１とをを同一種類の抵抗で構成し、同一の製造工程
で形成することにより、製造プロセスによる抵抗値のば
らつきを相殺でき、抵抗Ｒ１の抵抗値と抵抗Ｒ３の抵抗
値の差（Ｒ１−Ｒ３）を、設計時に設定された差に常に
、ほぼ合わせられるようになる。図２はこの発明の第２
の実施例に係わる半導体装置の回路図である。
【００２７】図２に示すように、ＮＰＮ型バイポ−ラト
ランジスタＱ３とＮＭＯＳ ＭＮ１とは電源電位相互
間に直列に接続されており、これらの相互間には出力ド
ライバ用の第１のＮＰＮ型バイポ−ラトランジスタＱ１
１のベ−スが接続されている。トランジスタＱ１１のコ
レクタは電位制御用の抵抗Ｒ４に接続されており、その
エミッタは出力ドライバ用の第２のＮＰＮ型バイポ−ラ
トランジスタＱ１２のベ−スにダ−リントン接続される
とともに、トランジスタＱ１１をプルダウンするための
ＮＭＯＳ ＭＮ２に接続されている。ＮＭＯＳ Ｍ
Ｎ１およびＭＮ２各々のゲ−トは互いに接続され、さら
にトランジスタＱ３のベ−スにインバ−タを介して接続
されている。これらの相互接続点には入力電圧ＶＩＮが
供給される。トランジスタＱ３はトランジスタＱ１１へ
のベ−ス電流の電流源であり、トランジスタＱ３のエミ
ッタとトランジスタＱ１のベ−スとの相互間に接続され
たベ−ス電流制限用の抵抗Ｒ１を介してその電流を供給
する。抵抗Ｒ１とトランジスタＱ１のベ−スとの相互間
には抵抗Ｒ３が接続されており、この抵抗Ｒ３とトラン
ジスタＱ１のベ−スとのノ−ドＡにはクランプ用の第１
のバイポ−ラトランジスタＱ２１および第２のバイポ−
ラトランジスタＱ２２のコレクタがそれぞれ接続されて
いる。トランジスタＱ２１のエミッタはトランジスタＱ
２２のベ−スにダ−リントン接続され、トランジスタＱ
２１のベ−スは抵抗Ｒ１とＲ３との相互間のノ−ドＢに
接続されている。トランジスタＱ２２のエミッタはノ−
ドＣにてトランジスタＱ１２のコレクタに接続されると
ともに、出力電圧ＶＯＵＴ が供給される出力端に接続
されている。
ランジスタＱ３とＮＭＯＳ ＭＮ１とは電源電位相互
間に直列に接続されており、これらの相互間には出力ド
ライバ用の第１のＮＰＮ型バイポ−ラトランジスタＱ１
１のベ−スが接続されている。トランジスタＱ１１のコ
レクタは電位制御用の抵抗Ｒ４に接続されており、その
エミッタは出力ドライバ用の第２のＮＰＮ型バイポ−ラ
トランジスタＱ１２のベ−スにダ−リントン接続される
とともに、トランジスタＱ１１をプルダウンするための
ＮＭＯＳ ＭＮ２に接続されている。ＮＭＯＳ Ｍ
Ｎ１およびＭＮ２各々のゲ−トは互いに接続され、さら
にトランジスタＱ３のベ−スにインバ−タを介して接続
されている。これらの相互接続点には入力電圧ＶＩＮが
供給される。トランジスタＱ３はトランジスタＱ１１へ
のベ−ス電流の電流源であり、トランジスタＱ３のエミ
ッタとトランジスタＱ１のベ−スとの相互間に接続され
たベ−ス電流制限用の抵抗Ｒ１を介してその電流を供給
する。抵抗Ｒ１とトランジスタＱ１のベ−スとの相互間
には抵抗Ｒ３が接続されており、この抵抗Ｒ３とトラン
ジスタＱ１のベ−スとのノ−ドＡにはクランプ用の第１
のバイポ−ラトランジスタＱ２１および第２のバイポ−
ラトランジスタＱ２２のコレクタがそれぞれ接続されて
いる。トランジスタＱ２１のエミッタはトランジスタＱ
２２のベ−スにダ−リントン接続され、トランジスタＱ
２１のベ−スは抵抗Ｒ１とＲ３との相互間のノ−ドＢに
接続されている。トランジスタＱ２２のエミッタはノ−
ドＣにてトランジスタＱ１２のコレクタに接続されると
ともに、出力電圧ＶＯＵＴ が供給される出力端に接続
されている。
【００２８】その動作は、第１の実施例と同様に、入力
電圧ＶＩＮが“Ｌ”レベルの場合、トランジスタＱ３が
オンし、ＮＭＯＳ ＭＮ１がオフすることにより、ト
ランジスタＱ１１、トランジスタＱ１２と順次ベ−ス電
流が供給され、出力端をプルダウンし、“Ｌ”レベルの
出力電圧ＶＯＵＴ を出力するものである。この時、ノ
−ドＡの電位はＶＢＥ１１＋ＶＢＥ１２＝２ＶＦ であ
り、ノ−ドＢの電位は２ＶＦ ＋ｉＢ ×Ｒ３となり、
互いにダ−リントン接続されたトランジスタＱ２１、Ｑ
２２は、出力電圧ＶＯＵＴ ≦ｉＢ ×Ｒ３となるまで
オンしない。トランジスタＱ３から供給された電流はト
ランジスタＱ１１により一度増幅され、トランジスタＱ
１２のベ−スに流れ込むため、第１の実施例の回路より
駆動力を高めることができる。 また、トランジスタＱ１２の駆動力は抵抗Ｒ４によって
そのベ−ス電流を制御することにより調節することが可
能である。出力電圧ＶＯＵＴ が下がりＶＯＵＴ ≦ｉ
Ｂ ×Ｒ３となると、トランジスタＱ３より供給されて
いた電流のほとんどは、トランジスタＱ２１、Ｑ２２を
介してトランジスタＱ１２のコレクタに流れ込む。トラ
ンジスタＱ１１のベ−スに流れ込む電流は、第１の実施
例同様にわずかであり、トランジスタＱ１１により増幅
されてもトランジスタＱ１２に供給されるベ−ス電流は
わずかであり、トランジスタＱ１２の深い飽和状態は防
止できる。 図３はこの発明の第３の実施例に係わる半導体装置の回
路図である。
電圧ＶＩＮが“Ｌ”レベルの場合、トランジスタＱ３が
オンし、ＮＭＯＳ ＭＮ１がオフすることにより、ト
ランジスタＱ１１、トランジスタＱ１２と順次ベ−ス電
流が供給され、出力端をプルダウンし、“Ｌ”レベルの
出力電圧ＶＯＵＴ を出力するものである。この時、ノ
−ドＡの電位はＶＢＥ１１＋ＶＢＥ１２＝２ＶＦ であ
り、ノ−ドＢの電位は２ＶＦ ＋ｉＢ ×Ｒ３となり、
互いにダ−リントン接続されたトランジスタＱ２１、Ｑ
２２は、出力電圧ＶＯＵＴ ≦ｉＢ ×Ｒ３となるまで
オンしない。トランジスタＱ３から供給された電流はト
ランジスタＱ１１により一度増幅され、トランジスタＱ
１２のベ−スに流れ込むため、第１の実施例の回路より
駆動力を高めることができる。 また、トランジスタＱ１２の駆動力は抵抗Ｒ４によって
そのベ−ス電流を制御することにより調節することが可
能である。出力電圧ＶＯＵＴ が下がりＶＯＵＴ ≦ｉ
Ｂ ×Ｒ３となると、トランジスタＱ３より供給されて
いた電流のほとんどは、トランジスタＱ２１、Ｑ２２を
介してトランジスタＱ１２のコレクタに流れ込む。トラ
ンジスタＱ１１のベ−スに流れ込む電流は、第１の実施
例同様にわずかであり、トランジスタＱ１１により増幅
されてもトランジスタＱ１２に供給されるベ−ス電流は
わずかであり、トランジスタＱ１２の深い飽和状態は防
止できる。 図３はこの発明の第３の実施例に係わる半導体装置の回
路図である。
【００２９】図３に示すように、ゲ−トに入力電圧ＶＩ
Ｎ２ が供給されるＰＭＯＳ ＭＰ１のソ−スは電源
ＶＤＤに接続され、そのドレインは抵抗Ｒ１を介してＮ
ＭＯＳ ＭＮ１のドレインに接続されている。ＮＭＯ
Ｓ ＭＮ１はそのゲ−トに入力電圧ＶＩＮ２ が供給
され、そのソ−スは電源ＶＳＳに接続されている。抵抗
Ｒ１とＮＭＯＳ ＭＮ１とのノ−ドＢには抵抗Ｒ３の
一端およびクランプ用のトランジスタＱ２のベ−スがそ
れぞれ接続されている。抵抗Ｒ３の他端は、トランジス
タＱ１１のベ−スとトランジスタＱ２のコレクタとのノ
−ドＡに接続されている。トランジスタＱ１１のコレク
タは抵抗Ｒ４を介して高電位電源ＶＤＤに接続され、そ
のエミッタは出力用のトランジスタＱ１１のベ−スに接
続されるとともに、ゲ−トに入力電圧ＶＩＮ２ が供給
されるＮＭＯＳ ＭＮ２のドレイン〜ソ−スを介して
低電位電源ＶＳＳに接続されている。トランジスタＱ１
２のエミッタは低電位電源ＶＳＳに接続され、そのコレ
クタはＮＰＮ型トランジスタＱ５２のエミッタに接続さ
れている。トランジスタＱ５２のベ−スはそのコレクタ
に接続され、そのコレクタは、ベ−スに入力電圧ＶＩＮ
１ が供給されるＮＰＮ型トランジスタＱ５１のエミッ
タに接続されている。トランジスタＱ５１のコレクタは
電源ＶＤＤに接続されている。また、トランジスタＱ２
のエミッタは、コレクタ〜ベ−ス間をショ−トさせたト
ランジスタＱ４のコレクタに接続されている。トランジ
スタＱ４のエミッタは、トランジスタＱ５２のエミッタ
とトランジスタＱ１２とのノ−ドＣに接続され、このノ
−ドＣには出力電圧ＶＯＵＴ が出力される出力端が接
続されている。
Ｎ２ が供給されるＰＭＯＳ ＭＰ１のソ−スは電源
ＶＤＤに接続され、そのドレインは抵抗Ｒ１を介してＮ
ＭＯＳ ＭＮ１のドレインに接続されている。ＮＭＯ
Ｓ ＭＮ１はそのゲ−トに入力電圧ＶＩＮ２ が供給
され、そのソ−スは電源ＶＳＳに接続されている。抵抗
Ｒ１とＮＭＯＳ ＭＮ１とのノ−ドＢには抵抗Ｒ３の
一端およびクランプ用のトランジスタＱ２のベ−スがそ
れぞれ接続されている。抵抗Ｒ３の他端は、トランジス
タＱ１１のベ−スとトランジスタＱ２のコレクタとのノ
−ドＡに接続されている。トランジスタＱ１１のコレク
タは抵抗Ｒ４を介して高電位電源ＶＤＤに接続され、そ
のエミッタは出力用のトランジスタＱ１１のベ−スに接
続されるとともに、ゲ−トに入力電圧ＶＩＮ２ が供給
されるＮＭＯＳ ＭＮ２のドレイン〜ソ−スを介して
低電位電源ＶＳＳに接続されている。トランジスタＱ１
２のエミッタは低電位電源ＶＳＳに接続され、そのコレ
クタはＮＰＮ型トランジスタＱ５２のエミッタに接続さ
れている。トランジスタＱ５２のベ−スはそのコレクタ
に接続され、そのコレクタは、ベ−スに入力電圧ＶＩＮ
１ が供給されるＮＰＮ型トランジスタＱ５１のエミッ
タに接続されている。トランジスタＱ５１のコレクタは
電源ＶＤＤに接続されている。また、トランジスタＱ２
のエミッタは、コレクタ〜ベ−ス間をショ−トさせたト
ランジスタＱ４のコレクタに接続されている。トランジ
スタＱ４のエミッタは、トランジスタＱ５２のエミッタ
とトランジスタＱ１２とのノ−ドＣに接続され、このノ
−ドＣには出力電圧ＶＯＵＴ が出力される出力端が接
続されている。
【００３０】その動作は、入力電圧ＶＩＮ１ 、ＶＩＮ
２ がともに“Ｌ”レベルの時、それらのレベルはイン
バ−タ１００、１０２によりそれぞれ反転されるので、
ＮＭＯＳ ＭＮ１がオン、ＰＭＯＳ ＭＰ１がオフ
し、ノ−ドＢはＶＳＳレベル（例えば接地レベル）とな
る。よって、トランジスタＱ１１がオフ、ＮＭＯＳ
ＭＮ２がオンし、トランジスタＱ１２がオフとなる。ま
た、トランジスタＱ５１はオンするので、ノ−ドＣは“
Ｈ”レベルとなる。この時、クランプ用のトランジスタ
Ｑ２のベ−ス〜エミッタ接合には逆バイアスがかかる。
２ がともに“Ｌ”レベルの時、それらのレベルはイン
バ−タ１００、１０２によりそれぞれ反転されるので、
ＮＭＯＳ ＭＮ１がオン、ＰＭＯＳ ＭＰ１がオフ
し、ノ−ドＢはＶＳＳレベル（例えば接地レベル）とな
る。よって、トランジスタＱ１１がオフ、ＮＭＯＳ
ＭＮ２がオンし、トランジスタＱ１２がオフとなる。ま
た、トランジスタＱ５１はオンするので、ノ−ドＣは“
Ｈ”レベルとなる。この時、クランプ用のトランジスタ
Ｑ２のベ−ス〜エミッタ接合には逆バイアスがかかる。
【００３１】しかし、この第３の実施例ではトランジス
タＱ２とノ−ドＣとの間にダイオ−ド接続されたトラン
ジスタＱ４が挿設されているため、トランジスタＱ４が
トランジスタＱ２と同じサイズである場合には、上記逆
バイアスはトランジスタＱ４を設けない場合の半分とな
る。
タＱ２とノ−ドＣとの間にダイオ−ド接続されたトラン
ジスタＱ４が挿設されているため、トランジスタＱ４が
トランジスタＱ２と同じサイズである場合には、上記逆
バイアスはトランジスタＱ４を設けない場合の半分とな
る。
【００３２】このように第３の実施例によれば、出力端
とトランジスタＱ２のエミッタとの間にダイオ−ドを挿
設することにより、クランプ用のトランジスタＱ２のベ
−ス〜エミッタ接合に加わる逆バイアスを緩和すること
ができる。したがって、この発明に係わる半導体装置に
おいて、例えばマ−ジンを除いてベ−ス〜エミッタ間の
耐圧の、２倍近いレベルの電圧信号をスイッチングする
ことが可能となる。図４は、この発明の第４の実施例に
係わる半導体装置の回路図である。
とトランジスタＱ２のエミッタとの間にダイオ−ドを挿
設することにより、クランプ用のトランジスタＱ２のベ
−ス〜エミッタ接合に加わる逆バイアスを緩和すること
ができる。したがって、この発明に係わる半導体装置に
おいて、例えばマ−ジンを除いてベ−ス〜エミッタ間の
耐圧の、２倍近いレベルの電圧信号をスイッチングする
ことが可能となる。図４は、この発明の第４の実施例に
係わる半導体装置の回路図である。
【００３３】この第４の実施例は、第３の実施例に準じ
た回路であり、クランプ用のトランジスタＱ２のベ−ス
〜エミッタ接合に加わる逆バイアスを緩和するために、
通常のＰＮ拡散によるダイオ−ドＤ４を、トランジスタ
Ｑ２とノ−ドＣとの間に挿設したものである。このよう
な構成でも、第３の実施例と同様な効果を得ることがで
きる。次に、この発明の第５の実施例について説明する
。
た回路であり、クランプ用のトランジスタＱ２のベ−ス
〜エミッタ接合に加わる逆バイアスを緩和するために、
通常のＰＮ拡散によるダイオ−ドＤ４を、トランジスタ
Ｑ２とノ−ドＣとの間に挿設したものである。このよう
な構成でも、第３の実施例と同様な効果を得ることがで
きる。次に、この発明の第５の実施例について説明する
。
【００３４】図２、図３および図４それぞれに示した半
導体装置において、ドライバ用のトランジスタにベ−ス
電流を供給する抵抗Ｒ４の抵抗値を変化させると、ベ−
ス電流の量を変えることができる。この現象を利用すれ
ば、ドライバ用のトランジスタＱ１２のコレクタ〜エミ
ッタ間を流れる電流の飽和値を適宜変えることができ、
結果、出力電圧ＶＯＵＴ を所望の値に種々制御できる
ようになる。
導体装置において、ドライバ用のトランジスタにベ−ス
電流を供給する抵抗Ｒ４の抵抗値を変化させると、ベ−
ス電流の量を変えることができる。この現象を利用すれ
ば、ドライバ用のトランジスタＱ１２のコレクタ〜エミ
ッタ間を流れる電流の飽和値を適宜変えることができ、
結果、出力電圧ＶＯＵＴ を所望の値に種々制御できる
ようになる。
【００３５】図５は、ドライバ用のトランジスタの出力
電流ＩＯＵＴ と出力電圧ＶＯＵＴ との関係を示す特
性図である。図６は、その特性の測定に使用した出力回
路の回路図である。
電流ＩＯＵＴ と出力電圧ＶＯＵＴ との関係を示す特
性図である。図６は、その特性の測定に使用した出力回
路の回路図である。
【００３６】図５において、線Ｉ、線Ｉ´が出力スペッ
ク電流６４ｍＡの場合を示しており、抵抗Ｒ４の抵抗値
が４００Ωである時、出力電流ＩＯＵＴ と出力電圧Ｖ
ＯＵＴ との関係が線Ｉのように得られる。そして、抵
抗Ｒ４の抵抗値を４００Ωから１．４ｋΩへと変えると
、上記関係が線Ｉ´に示すように変化する。
ク電流６４ｍＡの場合を示しており、抵抗Ｒ４の抵抗値
が４００Ωである時、出力電流ＩＯＵＴ と出力電圧Ｖ
ＯＵＴ との関係が線Ｉのように得られる。そして、抵
抗Ｒ４の抵抗値を４００Ωから１．４ｋΩへと変えると
、上記関係が線Ｉ´に示すように変化する。
【００３７】同様に、線ＩＩ、線ＩＩ´が出力スペック
電流４８ｍＡの場合で、線ＩＩが抵抗値４００Ωの時の
関係を、線ＩＩ´が抵抗値１．４ｋΩの時の関係をそれ
ぞれ示している。また、線ＩＩＩ 、線ＩＩＩ’が出力
スペック電流２４ｍＡの場合で、線ＩＩＩ が抵抗値４
００Ωの時の関係を、線ＩＩＩ’が抵抗値２．０ｋΩの
時の関係をそれぞれ示している。
電流４８ｍＡの場合で、線ＩＩが抵抗値４００Ωの時の
関係を、線ＩＩ´が抵抗値１．４ｋΩの時の関係をそれ
ぞれ示している。また、線ＩＩＩ 、線ＩＩＩ’が出力
スペック電流２４ｍＡの場合で、線ＩＩＩ が抵抗値４
００Ωの時の関係を、線ＩＩＩ’が抵抗値２．０ｋΩの
時の関係をそれぞれ示している。
【００３８】このような出力電圧ＶＯＵＴ に対する出
力電流ＩＯＵＴ の制御方法は、上記第１〜第４の実施
例で説明した装置ばかりでなく、図７に示すようなＳＢ
Ｄ Ｄ１を用いた出力回路においても、使用すること
が可能である。図８はこの発明の第６の実施例に係わる
半導体装置の回路図である。
力電流ＩＯＵＴ の制御方法は、上記第１〜第４の実施
例で説明した装置ばかりでなく、図７に示すようなＳＢ
Ｄ Ｄ１を用いた出力回路においても、使用すること
が可能である。図８はこの発明の第６の実施例に係わる
半導体装置の回路図である。
【００３９】図８（ａ）に示すように、ゲ−トに入力電
圧ＶＩＮが供給されるＰＭＯＳ ＭＰ１のソ−スは電
源ＶＤＤに接続され、そのドレインは抵抗Ｒ１、Ｒ３を
介してＮＭＯＳ ＭＮ２のドレインに接続されている
。ＮＭＯＳ ＭＮ２のゲ−トには入力電圧ＶＩＮが供
給され、そのソ−スは電源ＶＳＳに接続されている。抵
抗Ｒ１と抵抗Ｒ３とのノ−ドＢには、クランプ用のトラ
ンジスタＱ２のベ−スが接続されている。トランジスタ
Ｑ２のコレクタは抵抗Ｒ３に接続されている。トランジ
スタＱ２のコレクタと抵抗Ｒ３とのノ−ドＡには、ＮＭ
ＯＳ ＭＮ２のドレイン、ソライバ用のトランジスタ
Ｑ１、およびダイオ−ド Ｄ５のカソ−ドがそれぞれ
接続されている。ダイオ−ドＤ５のアノ−ドは、トラン
ジスタＱ２のエミッタに接続されている。トランジスタ
Ｑ１のエミッタは電源ＶＳＳに接続され、そのコレクタ
は出力端に接続されている。トランジスタＱ１のコレク
タと出力端とのノ−ドＣと、ダイオ−ドＤ５のアノ−ド
とトランジスタＱ２のエミッタとのノ−ドＤとは、ＮＭ
ＯＳ ＭＮ３の電流通路を介して互いに接続されてい
る。ＮＭＯＳＭＮ３のゲ−トは、ＰＭＯＳ ＭＰ１の
ドレインと抵抗Ｒ１とのノ−ドＥに接続されている。上
記構成の半導体装置の動作を次に説明する。
圧ＶＩＮが供給されるＰＭＯＳ ＭＰ１のソ−スは電
源ＶＤＤに接続され、そのドレインは抵抗Ｒ１、Ｒ３を
介してＮＭＯＳ ＭＮ２のドレインに接続されている
。ＮＭＯＳ ＭＮ２のゲ−トには入力電圧ＶＩＮが供
給され、そのソ−スは電源ＶＳＳに接続されている。抵
抗Ｒ１と抵抗Ｒ３とのノ−ドＢには、クランプ用のトラ
ンジスタＱ２のベ−スが接続されている。トランジスタ
Ｑ２のコレクタは抵抗Ｒ３に接続されている。トランジ
スタＱ２のコレクタと抵抗Ｒ３とのノ−ドＡには、ＮＭ
ＯＳ ＭＮ２のドレイン、ソライバ用のトランジスタ
Ｑ１、およびダイオ−ド Ｄ５のカソ−ドがそれぞれ
接続されている。ダイオ−ドＤ５のアノ−ドは、トラン
ジスタＱ２のエミッタに接続されている。トランジスタ
Ｑ１のエミッタは電源ＶＳＳに接続され、そのコレクタ
は出力端に接続されている。トランジスタＱ１のコレク
タと出力端とのノ−ドＣと、ダイオ−ドＤ５のアノ−ド
とトランジスタＱ２のエミッタとのノ−ドＤとは、ＮＭ
ＯＳ ＭＮ３の電流通路を介して互いに接続されてい
る。ＮＭＯＳＭＮ３のゲ−トは、ＰＭＯＳ ＭＰ１の
ドレインと抵抗Ｒ１とのノ−ドＥに接続されている。上
記構成の半導体装置の動作を次に説明する。
【００４０】まず、入力電圧ＶＩＮが“Ｈ”レベルの時
、ＰＭＯＳ ＭＰ１はオフ、ＮＭＯＳＭＮ２はオン、
ＮＭＯＳ ＭＮ３はオフし、トランジスタＱ１はベ−
スに電流が流れ込まないためオフ、トランジスタＱ２も
同様にオフする。
、ＰＭＯＳ ＭＰ１はオフ、ＮＭＯＳＭＮ２はオン、
ＮＭＯＳ ＭＮ３はオフし、トランジスタＱ１はベ−
スに電流が流れ込まないためオフ、トランジスタＱ２も
同様にオフする。
【００４１】この時、出力端に外部より高電位を加えて
も、ＮＭＯＳ ＭＮ３がオフしているため、トランジ
スタＱ２のベ−ス・エミッタ間には、逆バイアスが加わ
らない。
も、ＮＭＯＳ ＭＮ３がオフしているため、トランジ
スタＱ２のベ−ス・エミッタ間には、逆バイアスが加わ
らない。
【００４２】また、入力電圧ＶＩＮが“Ｌ”レベルの時
、ＰＭＯＳ ＭＰ１はオン、ＮＭＯＳＭＮ２はオフ、
ＮＭＯＳ ＭＮ３はオンする。出力端の電位が抵抗Ｒ
３の両端の電位差よりも大きい期間は、トランジスタＱ
２はオフしており、ＰＭＯＳ ＭＰ１よりから流れ出
る電流はトランジスタＱ１のベ−スにベ−ス電流ｉＢ１
として流れ込む。さらに、ＮＭＯＳ ＭＮ３もオンし
ているため、トランジスタＱ１のベ−スには、出力端か
らダイオ−ドＤ５を介してもベ−ス電流ｉＢ２が流れ込
む。この電流ｉＢ２は、出力端の電位ＶＯＵＴ が低く
なり、ダイオ−ドＤ５に加わる電圧が順方向降下電圧を
維持できなくなるまで流れる。
、ＰＭＯＳ ＭＰ１はオン、ＮＭＯＳＭＮ２はオフ、
ＮＭＯＳ ＭＮ３はオンする。出力端の電位が抵抗Ｒ
３の両端の電位差よりも大きい期間は、トランジスタＱ
２はオフしており、ＰＭＯＳ ＭＰ１よりから流れ出
る電流はトランジスタＱ１のベ−スにベ−ス電流ｉＢ１
として流れ込む。さらに、ＮＭＯＳ ＭＮ３もオンし
ているため、トランジスタＱ１のベ−スには、出力端か
らダイオ−ドＤ５を介してもベ−ス電流ｉＢ２が流れ込
む。この電流ｉＢ２は、出力端の電位ＶＯＵＴ が低く
なり、ダイオ−ドＤ５に加わる電圧が順方向降下電圧を
維持できなくなるまで流れる。
【００４３】出力端の電位ＶＯＵＴ がノ−ドＢの電位
よりも低くなると、トランジスタＱ２がオンする。ＰＭ
ＯＳ ＭＰ１から流れ出た電流のほとんどは、トラン
ジスタＱ２のコレクタからエミッタへと流れ、トランジ
スタＱ１のベ−スへ流れる電流は減少する。トランジス
タＱ２のエミッタへと流れた電流は、ＮＭＯＳ ＭＮ
３を介してトランジスタＱ１のコレクタへと流れ込み、
トランジスタＱ１が深い飽和状態となることを防止する
。
よりも低くなると、トランジスタＱ２がオンする。ＰＭ
ＯＳ ＭＰ１から流れ出た電流のほとんどは、トラン
ジスタＱ２のコレクタからエミッタへと流れ、トランジ
スタＱ１のベ−スへ流れる電流は減少する。トランジス
タＱ２のエミッタへと流れた電流は、ＮＭＯＳ ＭＮ
３を介してトランジスタＱ１のコレクタへと流れ込み、
トランジスタＱ１が深い飽和状態となることを防止する
。
【００４４】尚、この時、ダイオ−ドＤ５のアノ−ドの
電位、すなわち、ノ−ドＤの電位は、カソ−ドの電位よ
り低いか、あるいはわずかに高い程度であり、ダイオ−
ドＤ５を流れる電流は０に近く、トランジスタのＱ１の
ベ−ス電流に与える電流に与える影響は無視できる。ま
た、図８（ｂ）に示すように、ダイオ−ドＤ５を、例え
ばＮＰＮ型トランジスタのコレクタとベ−スとを短絡す
ることにより得ることも可能である。図９は、図８（ａ
）に示した第６の実施例に係わる半導体装置の出力電圧
−出力電流特性を示す図である。
電位、すなわち、ノ−ドＤの電位は、カソ−ドの電位よ
り低いか、あるいはわずかに高い程度であり、ダイオ−
ドＤ５を流れる電流は０に近く、トランジスタのＱ１の
ベ−ス電流に与える電流に与える影響は無視できる。ま
た、図８（ｂ）に示すように、ダイオ−ドＤ５を、例え
ばＮＰＮ型トランジスタのコレクタとベ−スとを短絡す
ることにより得ることも可能である。図９は、図８（ａ
）に示した第６の実施例に係わる半導体装置の出力電圧
−出力電流特性を示す図である。
【００４５】図９に示すように、出力電圧が２Ｖ以上の
点では、トランジスタＱ１の電流駆動能力は高くなる。 このため、出力端に付く寄生容量に蓄えられた電荷を素
早く引き抜き、高速のスイッチングを行える。
点では、トランジスタＱ１の電流駆動能力は高くなる。 このため、出力端に付く寄生容量に蓄えられた電荷を素
早く引き抜き、高速のスイッチングを行える。
【００４６】出力端からトランジスタＱ１のベ−スに流
れる電流は、出力端に付く寄生容量に蓄えられた電荷や
、半導体装置外部の電源ＶＤＤ等から抵抗を流れ込む電
流で、本来、トランジスタＱ１のコレクタから引き抜く
べき電流である。このため、消費電力の増加はない。
れる電流は、出力端に付く寄生容量に蓄えられた電荷や
、半導体装置外部の電源ＶＤＤ等から抵抗を流れ込む電
流で、本来、トランジスタＱ１のコレクタから引き抜く
べき電流である。このため、消費電力の増加はない。
【００４７】以上、第１〜第６の実施例により説明した
この発明によれば、出力用トランジスタのベ−スとベ−
ス電流制御用抵抗との相互間に、抵抗Ｒ３が接続され、
この抵抗Ｒ３両端のノ−ドＡ、ノ−ドＢにコレクタ、ベ
−スが各々接続され、エミッタが出力用トランジスタの
コレクタおよび出力端に接続されたトランジスタを設け
、これによりクランプ回路を構成する。このようなクラ
ンプ回路であると、出力電圧ＶＯＵＴ が、抵抗Ｒ３の
両端に現れる電位差、即ちｉＢ ×Ｒ３と同じか、ある
いはそれ以下になると動作する。これにより例えば図１
１に示したシリコンＰＮ接合ダイオ−ドを用いた回路よ
り、ドライバトランジスタへ流れ込むベ−ス電流を小さ
くでき、充分なクランプ特性が得られるとともに、かつ
これを特定の出力電圧をさかいに急激に行うことができ
る。
この発明によれば、出力用トランジスタのベ−スとベ−
ス電流制御用抵抗との相互間に、抵抗Ｒ３が接続され、
この抵抗Ｒ３両端のノ−ドＡ、ノ−ドＢにコレクタ、ベ
−スが各々接続され、エミッタが出力用トランジスタの
コレクタおよび出力端に接続されたトランジスタを設け
、これによりクランプ回路を構成する。このようなクラ
ンプ回路であると、出力電圧ＶＯＵＴ が、抵抗Ｒ３の
両端に現れる電位差、即ちｉＢ ×Ｒ３と同じか、ある
いはそれ以下になると動作する。これにより例えば図１
１に示したシリコンＰＮ接合ダイオ−ドを用いた回路よ
り、ドライバトランジスタへ流れ込むベ−ス電流を小さ
くでき、充分なクランプ特性が得られるとともに、かつ
これを特定の出力電圧をさかいに急激に行うことができ
る。
【００４８】また図１０に示したＳＢＤを用いた回路よ
り、ＳＢＤを作り込まない分だけ製造プロセスを簡略化
できる他、パタ−ン面積縮小が実現できる。さらにマス
タ−スライス手法を採用する半導体装置（ＡＳＩＣ）に
おいても、ＳＢＤのない通常型のバイポ−ラトランジス
タだけでベ−シックセルを構成できるので、上記同様、
プロセスの簡略化、パタ−ン面積の縮小、ひいてはＡＳ
ＩＣの納期期間の短縮にも貢献できる。もちろんながら
上記のようなクランプ回路を持った半導体装置は、この
ベ−シックセルに作り込まれる通常型のトランジスタの
結線状態を変更するだけで得ることができる。
り、ＳＢＤを作り込まない分だけ製造プロセスを簡略化
できる他、パタ−ン面積縮小が実現できる。さらにマス
タ−スライス手法を採用する半導体装置（ＡＳＩＣ）に
おいても、ＳＢＤのない通常型のバイポ−ラトランジス
タだけでベ−シックセルを構成できるので、上記同様、
プロセスの簡略化、パタ−ン面積の縮小、ひいてはＡＳ
ＩＣの納期期間の短縮にも貢献できる。もちろんながら
上記のようなクランプ回路を持った半導体装置は、この
ベ−シックセルに作り込まれる通常型のトランジスタの
結線状態を変更するだけで得ることができる。
【００４９】
【発明の効果】以上説明したようにこの発明によれば、
ＳＢＤを用いることなく、充分なクランプ特性が得られ
る半導体装置を提供できる。
ＳＢＤを用いることなく、充分なクランプ特性が得られ
る半導体装置を提供できる。
【図１】図１はこの発明の第１の実施例に係わる半導体
装置の回路図。
装置の回路図。
【図２】図２はこの発明の第２の実施例に係わる半導体
装置の回路図。
装置の回路図。
【図３】図３はこの発明の第３の実施例に係わる半導体
装置の回路図。
装置の回路図。
【図４】図４はこの発明の第４の実施例に係わる半導体
装置の回路図。
装置の回路図。
【図５】図５はこの発明の第５の実施例に係わる半導体
装置を説明するための出力電圧と出力電流との関係を示
す図。
装置を説明するための出力電圧と出力電流との関係を示
す図。
【図６】図６は図５に示す出力電圧と出力電流との関係
を測定するのに用いた出力回路の回路図。
を測定するのに用いた出力回路の回路図。
【図７】図７はこの発明の第５の実施例に係わる半導体
装置のその他を態様を示す回路図。
装置のその他を態様を示す回路図。
【図８】図８はこの発明の第６の実施例に係わる半導体
装置の回路図で、（ａ）はその全体構成を示す図、（ｂ
）はその要部の変形例を示す図。
装置の回路図で、（ａ）はその全体構成を示す図、（ｂ
）はその要部の変形例を示す図。
【図９】図９はこの発明の第６の実施例に係わる半導体
装置の出力電圧と出力電流との関係を示す図。
装置の出力電圧と出力電流との関係を示す図。
【図１０】図１０は従来のクランプ回路を備えた半導体
装置の回路図。
装置の回路図。
【図１１】図１１は従来のその他のクランプ回路を備え
た半導体装置の回路図。
た半導体装置の回路図。
Ｑ１、Ｑ２，Ｑ３、Ｑ１１、Ｑ１２，Ｑ２１、Ｑ２２…
ＮＰＮ型バイポ−ラトランジスタ、ＭＮ１、ＭＮ２…Ｎ
チャネル型ＭＯＳＦＥＴ、ＭＰ１…Ｐチャネル型ＭＯＳ
ＦＥＴ、Ｒ１、Ｒ２、Ｒ３…抵抗、Ｄ４，Ｄ５…ダイオ
−ド。
ＮＰＮ型バイポ−ラトランジスタ、ＭＮ１、ＭＮ２…Ｎ
チャネル型ＭＯＳＦＥＴ、ＭＰ１…Ｐチャネル型ＭＯＳ
ＦＥＴ、Ｒ１、Ｒ２、Ｒ３…抵抗、Ｄ４，Ｄ５…ダイオ
−ド。
Claims (16)
- 【請求項１】 入力および出力を有し、入力に電流が
供給されることによりオン・オフされるスイッチ手段と
、前記出力に接続された出力端と、前記入力に電流ｉを
供給する電流供給手段と、前記入力と電流供給手段との
間に挿設された抵抗値Ｒを有する抵抗と、前記抵抗の両
端に生じる電位差ｉ×Ｒと前記出力端の電位Ｖとを比較
し、ｉ×Ｒ≧Ｖの関係となった時、前記電流ｉを前記出
力端へ流すように構成された比較手段と、を具備するこ
とを特徴とする半導体装置。 - 【請求項２】 前記比較手段は、前記抵抗と前記電流
供給手段との間にベ−スを接続し、前記抵抗と前記スイ
ッチ手段の入力との間にコレクタを接続し、前記出力端
にエミッタを接続したバイポ−ラトランジスタでなるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記スイッチ手段は、前記抵抗を介し
て前記電流供給手段にベ−スを接続し、前記出力端にコ
レクタを接続したバイポ−ラトランジスタでなることを
特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記比較手段は、前記抵抗と前記電流
供給手段との間にベ−スを接続し、前記抵抗と前記スイ
ッチ手段の入力との間にコレクタを接続した第１のバイ
ポ−ラトランジスタと、前記第１のバイポ−ラトランジ
スタのエミッタにベ−スを接続し、前記第１のバイポ−
ラトランジスタのコレクタにコレクタを接続し、前記出
力端にエミッタを接続した第２のバイポ−ラトランジス
タでなることを特徴とする請求項１に記載の半導体装置
。 - 【請求項５】 前記スイッチ手段は、前記抵抗を介し
て前記電流供給手段にベ−スを接続し、電位供給手段に
コレクタを接続した第３のバイポ−ラトランジスタと、
前記第３のバイポ−ラトランジスタのエミッタにベ−ス
を接続し、前記出力端にコレクタを接続した第４のバイ
ポ−ラトランジスタでなることを特徴とする請求項４に
記載の半導体装置。 - 【請求項６】 前記比較手段と前記出力端との接続配
線に、比較手段〜出力端間順方向に少なくとも１つ挿設
されたダイオ−ドと、を具備することを特徴とする請求
項１ないし５いずれかに記載の半導体装置。 - 【請求項７】 前記ダイオ−ドは、コレクタ〜ベ−ス
間を短絡したバイポ−ラトランジスタでなることを特徴
とする請求項６に記載の半導体装置。 - 【請求項８】 入力および出力を有し、入力に電流が
供給されることによりオン・オフされる第１のスイッチ
手段と、前記第１のスイッチ手段の出力に接続された出
力端と、前記第１のスイッチ手段の入力に電流通路の一
端を接続し、他端を電位供給手段に接続した第２のスイ
ッチ手段と、前記第２のスイッチ手段の入力に電流ｉを
供給する電流供給手段と、前記入力と電流供給手段との
間に挿設された抵抗値ＲＡ を有する第１の抵抗と、前
記第１の抵抗の両端に生じる電位差ｉ×ＲＡ と前記出
力端の電位Ｖとを比較し、ｉ×ＲＡ ≧Ｖの関係となっ
た時、前記電流ｉを前記出力端へ流すように構成された
比較手段と、前記電位供給手段と前記第２のスイッチン
グ手段との間に挿設された抵抗値ＲＢ を有する第２の
抵抗と、を具備し、前記第２の抵抗の抵抗値ＲＢ を調
節することにより、前記第１のスイッチ手段の出力特性
を制御するように構成したことを特徴とする半導体装置
。 - 【請求項９】 前記比較手段は、前記第１の抵抗と前
記電流供給手段との間にベ−スを接続し、前記第１の抵
抗と前記スイッチ手段の入力との間にコレクタを接続し
た第１のバイポ−ラトランジスタと、前記第１のバイポ
−ラトランジスタのエミッタにベ−スを接続し、前記第
１のバイポ−ラトランジスタのコレクタにコレクタを接
続し、前記出力端にエミッタを接続した第２のバイポ−
ラトランジスタでなることを特徴とする請求項８に記載
の半導体装置。 - 【請求項１０】 前記比較手段と前記出力端との接続
配線に、比較手段〜出力端間順方向に少なくとも１つ挿
設されたダイオ−ドをさらに具備することを特徴とする
請求項８に記載の半導体装置。 - 【請求項１１】 入力および出力を有し、入力に電流
が供給されることによりオン・オフされるスイッチ手段
と、前記出力に接続された出力端と、前記入力に電流ｉ
を供給する電流供給手段と、前記入力と前記電流供給手
段との間に挿設された抵抗値Ｒを有する抵抗と、前記抵
抗の両端に生じる電位差ｉ×Ｒと前記出力端の電位Ｖと
を比較し、ｉ×Ｒ≧Ｖの関係となった時、前記電流ｉを
前記出力端へ流し、かつ前記出力端の電位が前記スイッ
チの入力端の電位よりも高い時、前記出力端から前記ス
イッチ手段の入力端へ電流を供給するように構成された
比較手段と、を具備することを特徴とする半導体装置。 - 【請求項１２】 前記比較手段は、前記抵抗と前記電
流供給手段との間にベ−スを接続し、前記抵抗と前記ス
イッチ手段の入力との間にコレクタを接続し、前記出力
端にエミッタを接続した少なくとも１つのバイポ−ラト
ランジスタと、前記出力端〜前記スイッチ手段の入力間
順方向に少なくとも１つ挿設されたダイオ−ドでなるこ
とを特徴とする請求項１１に記載の半導体装置。 - 【請求項１３】 入力および出力を有し、入力に電流
が供給されることによりオン・オフされる第２のスイッ
チ手段が、前記比較手段と前記出力端との接続配線にさ
らに挿設されていることを特徴とする請求項１１に記載
の半導体装置。 - 【請求項１４】 前記スイッチ手段は、前記抵抗を介
して前記電流供給手段にベ−スを接続し、前記出力端に
コレクタを接続したバイポ−ラトランジスタで成り、前
記第２のスイッチ手段は、前記電流供給手段にゲ−トを
接続し、前記比較手段〜前記出力端間に電流通路を挿設
した絶縁ゲ−ト型ＦＥＴで成ることを特徴とする請求項
１３に記載の半導体装置。 - 【請求項１５】 前記電流供給手段は、前記スイッチ
手段の入力と前記電流供給手段との間に挿設された抵抗
と同一種類の抵抗を有し、製造上、抵抗値がばらつき低
めになると供給電流を増し、高めになると供給電流を減
ずる特性を有するように構成されていることを特徴とす
る請求項１ないし請求項１４いずれかに記載の半導体装
置。 - 【請求項１６】 入力および出力を有し、入力に電流
が供給されることによりオン・オフされる第１のスイッ
チ手段と、前記第１のスイッチ手段の出力に接続された
出力端と、前記第１のスイッチ手段の入力に電流通路の
一端を接続し、他端を電位供給手段に接続した第２のス
イッチ手段と、前記第２のスイッチ手段の入力に電流ｉ
を供給する電流供給手段と、前記入力と電流供給手段と
の相互接続点と前記出力端との間に挿設され、前記相互
接続点の電位Ｖ１ と前記出力端の電位Ｖ２ とを比較
し、Ｖ１ −Ｖ２ が一定値以下となった時、前記電流
ｉを前記出力端へ流すように構成された比較手段と、前
記電位供給手段と前記第２のスイッチング手段との間に
挿設された抵抗値Ｒを有する第２の抵抗と、を具備し、
前記第２の抵抗の抵抗値Ｒを調節することにより、前記
第１のスイッチ手段の出力特性を制御するように構成し
たことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277507A JP2768855B2 (ja) | 1991-01-29 | 1991-10-24 | 半導体装置 |
| US07/825,130 US5239216A (en) | 1991-01-29 | 1992-01-24 | Clamping circuit for preventing output driving transistor from deep saturation state |
| DE69220987T DE69220987T2 (de) | 1991-01-29 | 1992-01-28 | Klemmschaltung |
| EP92101390A EP0504559B1 (en) | 1991-01-29 | 1992-01-28 | Clamping circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-26762 | 1991-01-29 | ||
| JP2676291 | 1991-01-29 | ||
| JP3277507A JP2768855B2 (ja) | 1991-01-29 | 1991-10-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330821A true JPH04330821A (ja) | 1992-11-18 |
| JP2768855B2 JP2768855B2 (ja) | 1998-06-25 |
Family
ID=26364586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277507A Expired - Fee Related JP2768855B2 (ja) | 1991-01-29 | 1991-10-24 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5239216A (ja) |
| EP (1) | EP0504559B1 (ja) |
| JP (1) | JP2768855B2 (ja) |
| DE (1) | DE69220987T2 (ja) |
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| US5675809A (en) * | 1995-02-10 | 1997-10-07 | Ncr Corporation | Voltage control circuit for a dual voltage bus computer system |
| DE19803270A1 (de) * | 1998-01-29 | 1999-08-05 | Thomson Brandt Gmbh | Schaltung zum Ansteuern eines Schalttransistors |
| US6262898B1 (en) | 1999-09-27 | 2001-07-17 | Deutsche Thomson-Brandt Gmbh | Circuit for driving a switching transistor |
| TWI668950B (zh) * | 2018-04-10 | 2019-08-11 | 杰力科技股份有限公司 | 電壓轉換電路及其控制電路 |
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| EP0373240A1 (de) * | 1988-12-13 | 1990-06-20 | Siemens Aktiengesellschaft | Selbstregelnde Treiberschaltung mit Sättigungsgradregelung für den Basisstrom eines Leistungstransistors |
-
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- 1991-10-24 JP JP3277507A patent/JP2768855B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-24 US US07/825,130 patent/US5239216A/en not_active Expired - Fee Related
- 1992-01-28 DE DE69220987T patent/DE69220987T2/de not_active Expired - Fee Related
- 1992-01-28 EP EP92101390A patent/EP0504559B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436168A (en) * | 1977-08-23 | 1979-03-16 | Fairchild Camera Instr Co | Nonnsaturated clamper |
| JPS5698028A (en) * | 1979-10-03 | 1981-08-07 | Ates Componenti Elettron | Transistor switch control circuit |
| JPS60106225A (ja) * | 1983-11-15 | 1985-06-11 | Fuji Electric Corp Res & Dev Ltd | スイツチング回路 |
Also Published As
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| DE69220987D1 (de) | 1997-08-28 |
| DE69220987T2 (de) | 1997-12-18 |
| JP2768855B2 (ja) | 1998-06-25 |
| US5239216A (en) | 1993-08-24 |
| EP0504559A3 (en) | 1993-04-07 |
| EP0504559B1 (en) | 1997-07-23 |
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