JPH0433168A - レイアウトパターン検証ルール作成システム - Google Patents
レイアウトパターン検証ルール作成システムInfo
- Publication number
- JPH0433168A JPH0433168A JP2139426A JP13942690A JPH0433168A JP H0433168 A JPH0433168 A JP H0433168A JP 2139426 A JP2139426 A JP 2139426A JP 13942690 A JP13942690 A JP 13942690A JP H0433168 A JPH0433168 A JP H0433168A
- Authority
- JP
- Japan
- Prior art keywords
- rule
- layout pattern
- check
- command
- design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩのレイアウトパターン検証を実行するル
ールを作成するシステムに関するものである。
ールを作成するシステムに関するものである。
第４図は従来のレイアウトパターン検証システムの説明
図で、図において、（１）はレイアウトパターン検証ル
ールを作業者が直接テキストデータで入力し記憶する入
力エディタ、（２）は入力し記憶されたレイアウトパタ
ーン検証ルールである。
図で、図において、（１）はレイアウトパターン検証ル
ールを作業者が直接テキストデータで入力し記憶する入
力エディタ、（２）は入力し記憶されたレイアウトパタ
ーン検証ルールである。
次に、従来のレイアウトパターン検証ルールの作成シス
テムについて説明する。
テムについて説明する。
入力エディタ（１）でデザインルールの内容をデザイン
ルールチェックコマンドを用いて直接入力しレイアウト
パターン検証ルール（２）を作成する。
ルールチェックコマンドを用いて直接入力しレイアウト
パターン検証ルール（２）を作成する。
従来のレイアウトパターン検証ルールｆ’［５ｃシステ
ムは以上の様に構成でれていたので、作業者はデザイン
ルールチェックコマンドを習熟する必要があり、またレ
イアウトパターン検証ルールの作成及び入力した内容が
正しいか、また抜けがないかを検証するのに時間がかか
り、誰れが見ても何をチェックしているかが容易に理解
できないという問題点があった。
ムは以上の様に構成でれていたので、作業者はデザイン
ルールチェックコマンドを習熟する必要があり、またレ
イアウトパターン検証ルールの作成及び入力した内容が
正しいか、また抜けがないかを検証するのに時間がかか
り、誰れが見ても何をチェックしているかが容易に理解
できないという問題点があった。
本発明は上記の様な問題点を解消する九めになされたも
ので、グラフィックス上でデザインルールチェック内容
を幾何学的図により容易に定義ができ、またデザインル
ールチェックコマンドｔ−１熟しなくても正しいレイア
ウトパターン検証ルールを生成できるとともに、レイア
ウトパターン検証ルールにチェック項目の抜けがないか
も検証するレイアウトパターン検証ルール作成システム
を得ることを目的とする。
ので、グラフィックス上でデザインルールチェック内容
を幾何学的図により容易に定義ができ、またデザインル
ールチェックコマンドｔ−１熟しなくても正しいレイア
ウトパターン検証ルールを生成できるとともに、レイア
ウトパターン検証ルールにチェック項目の抜けがないか
も検証するレイアウトパターン検証ルール作成システム
を得ることを目的とする。
本発明に係るレイアウトパターン検証ルール作成システ
ムは、ＬＳＩの幾何学的デザインルールの検証に必要な
情報をグラフィックス上で定義できる入力エディタによ
り、ＬＳＩを設計するために必要な入力レイヤを定義し
た入力レイヤ定義データと、そのレイヤの接続情報を定
義した接続レイヤ定義と、幾何学的デザインルールのチ
ェック内容を定義したデザインルールチェックパターン
データを入力する。この入力されたデザインルールの内
容を認識できるデザインルールチェックパターンデータ
をルールコンパイラが解析して、デザインルールチェッ
クコマンドライブラリより、どのコマンドを使用するか
判断して、レイアウトパター７検ＴＥツールカ実行でき
るコマンドルールに変換する。各デザインルールのチェ
ック内容毎に作成されたコマンドルールをルールジェネ
レータで結合し、最適化したレイアウトパターン検証ル
ールを生成する様にしたものである。また、ルールジェ
ネレータは入力レイヤ定義データ、接続レイヤ定義デー
タを基に作成したレイアウトパターン検証ルールに不足
しているデザインルールがないか判断して、メツセージ
する様にし次ものである。
ムは、ＬＳＩの幾何学的デザインルールの検証に必要な
情報をグラフィックス上で定義できる入力エディタによ
り、ＬＳＩを設計するために必要な入力レイヤを定義し
た入力レイヤ定義データと、そのレイヤの接続情報を定
義した接続レイヤ定義と、幾何学的デザインルールのチ
ェック内容を定義したデザインルールチェックパターン
データを入力する。この入力されたデザインルールの内
容を認識できるデザインルールチェックパターンデータ
をルールコンパイラが解析して、デザインルールチェッ
クコマンドライブラリより、どのコマンドを使用するか
判断して、レイアウトパター７検ＴＥツールカ実行でき
るコマンドルールに変換する。各デザインルールのチェ
ック内容毎に作成されたコマンドルールをルールジェネ
レータで結合し、最適化したレイアウトパターン検証ル
ールを生成する様にしたものである。また、ルールジェ
ネレータは入力レイヤ定義データ、接続レイヤ定義デー
タを基に作成したレイアウトパターン検証ルールに不足
しているデザインルールがないか判断して、メツセージ
する様にし次ものである。
本発明におけるレイアウトパターン検証ルール作成シス
テムは、ＬＳＩの幾何学的デザインルールの検証に必要
な情報を入力できる入力エディタにより、使用する入力
レイヤ定義データと、レイヤの接続関係を定義した接続
レイヤ定義データとデザインルールのチェック内容を定
義したデザインルールチェックパターンデータを作ｆｉ
３２Ｌ、この作成され念データをルールコンパイラが解
析シてデザインルールチェックコマンドライブラリの中
のコマンドを使って、レイアウトパターン検証ツールが
実行できるコマンドルールに変換する。
テムは、ＬＳＩの幾何学的デザインルールの検証に必要
な情報を入力できる入力エディタにより、使用する入力
レイヤ定義データと、レイヤの接続関係を定義した接続
レイヤ定義データとデザインルールのチェック内容を定
義したデザインルールチェックパターンデータを作ｆｉ
３２Ｌ、この作成され念データをルールコンパイラが解
析シてデザインルールチェックコマンドライブラリの中
のコマンドを使って、レイアウトパターン検証ツールが
実行できるコマンドルールに変換する。
この作成された個々のコマンドルールをルールジェネレ
ータにより結合し、最適化してレイアウトパターン検証
ルールを生成する。また、ルールジェネレータは生成さ
れたレイアウトパターン検証ルールにチェック項目が不
足していないかを入力レイヤ定義データと接続レイヤ定
義データにより解析して、不足している場合はメツセー
ジを出力する。
ータにより結合し、最適化してレイアウトパターン検証
ルールを生成する。また、ルールジェネレータは生成さ
れたレイアウトパターン検証ルールにチェック項目が不
足していないかを入力レイヤ定義データと接続レイヤ定
義データにより解析して、不足している場合はメツセー
ジを出力する。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例であるレイアウトパターン検
証ルール作成システムのブロック図である。図において
、（１）はデザインルールの検証に必要な情報を入力で
きる人力エディタ、（８）は人力エディタ（１）により
作成されたデザインルール検証に必要な人力レイヤを定
義した入力レイヤ定義データ、（４）ハ入カエディタ（
１）により作成された入力レイヤ定義データ（８）の接
続関係を定義した接続レイヤ定義データ、（６）は入力
エディタ（１）により作成されたデザインルールのチェ
ック内容を定義したデザインルールチェックパターンデ
ータ、（６）はデザインルールのチェックを実際に実行
するコマンドが入ったデザインルールチェックコマンド
ライブラリ、（γ）は各データ（８）〜（６）のデータ
を入力し、デザインルールチェックパターンデータ（５
）のデータｔ−デザインルールチェックコマンドライブ
ラリ（６）のコマンドを使って、レイアウトパターン検
証ツールが実際に実行するコマンドルールに変換するル
ールコンパイラ、 （１’ｌ）はルールコンパイラ（γ
）により生成された各チェックパターン毎のコマンドル
ールの入ったコマンドルール中間データ、（９）はコマ
ンドルール中間データ（８）のコマンドルール中間デー
タを結合し、最適化して１つのレイアウトパターン検証
ツールを生成し、ま九人カレイヤ定義データ（８）、横
紐レイヤ定義データのデータを基に基本的ルールの抜け
が生成したレイアウトパターン検証ルールにないかをチ
ェックするルールジェネレータ、（２）はルールジェネ
レータ（９）により生成されたレイアウトパターン検証
ルールである。
証ルール作成システムのブロック図である。図において
、（１）はデザインルールの検証に必要な情報を入力で
きる人力エディタ、（８）は人力エディタ（１）により
作成されたデザインルール検証に必要な人力レイヤを定
義した入力レイヤ定義データ、（４）ハ入カエディタ（
１）により作成された入力レイヤ定義データ（８）の接
続関係を定義した接続レイヤ定義データ、（６）は入力
エディタ（１）により作成されたデザインルールのチェ
ック内容を定義したデザインルールチェックパターンデ
ータ、（６）はデザインルールのチェックを実際に実行
するコマンドが入ったデザインルールチェックコマンド
ライブラリ、（γ）は各データ（８）〜（６）のデータ
を入力し、デザインルールチェックパターンデータ（５
）のデータｔ−デザインルールチェックコマンドライブ
ラリ（６）のコマンドを使って、レイアウトパターン検
証ツールが実際に実行するコマンドルールに変換するル
ールコンパイラ、 （１’ｌ）はルールコンパイラ（γ
）により生成された各チェックパターン毎のコマンドル
ールの入ったコマンドルール中間データ、（９）はコマ
ンドルール中間データ（８）のコマンドルール中間デー
タを結合し、最適化して１つのレイアウトパターン検証
ツールを生成し、ま九人カレイヤ定義データ（８）、横
紐レイヤ定義データのデータを基に基本的ルールの抜け
が生成したレイアウトパターン検証ルールにないかをチ
ェックするルールジェネレータ、（２）はルールジェネ
レータ（９）により生成されたレイアウトパターン検証
ルールである。
第２図は第１図のレイアウトパターン検証ルール作成シ
ステムの動作を示すフローチャート、第３図は第２図の
中のデザインルールチェック項目の検証における動作を
示すフローチャート、第４図第５図は本発明によって得
られたデザインルールチェックパターンデータの一実施
例を示す説明図である。
ステムの動作を示すフローチャート、第３図は第２図の
中のデザインルールチェック項目の検証における動作を
示すフローチャート、第４図第５図は本発明によって得
られたデザインルールチェックパターンデータの一実施
例を示す説明図である。
次に動作について説明する。
入力エディタ（１）によりＬＳＩ設計に必要なレイヤを
定義した人力レイヤ定義データ（８）と、その人力レイ
ヤの接続関係を定義した接続レイヤ定義ブタ（４）と、
幾何学的デザインルールのチェック内容を定義したデザ
インルールチェック／ＮＩＬターンデータ（６）を定義
して記憶する。この記憶されたデザインルールチェック
の内容が認識できるデザインルールチェックコマンドｌ
’ （５） ｆ ｋ −ｋ コア ノ＜イラ（γ）が解
析し、デザインルールのチェックコマンドが入ったデザ
インルールチェックライブラリ（６）より、必要なコマ
ンドを選択して各デザインルーチェックパターンデータ
毎に、レイアウトパターン検証ツールが実際に処理する
コマンドルールに変換し、コマンドルール中間データ（
Ｒ）を生成して記憶する。この生成記憶された各デザイ
ンルールのチェック内容毎のコマンドルール中間データ
をルールジェネレータ（９）により結合し、互いに重な
っているデザインルールなどを最適化し、レイアウトパ
ターン検証ルール（２）を生成して記憶する。この時、
ルールジェネレータ（９）は入力レイヤ定義データ（８
）、接続レイヤ定義データ（４）より必要なデザインル
ールチェック項目リストを生成し、レイアウトパターン
検証ルール（９）のデザインルールチェック項目と比較
して、不足しているチエ・ツク項目をメツセージ出力す
ることも行う。
定義した人力レイヤ定義データ（８）と、その人力レイ
ヤの接続関係を定義した接続レイヤ定義ブタ（４）と、
幾何学的デザインルールのチェック内容を定義したデザ
インルールチェック／ＮＩＬターンデータ（６）を定義
して記憶する。この記憶されたデザインルールチェック
の内容が認識できるデザインルールチェックコマンドｌ
’ （５） ｆ ｋ −ｋ コア ノ＜イラ（γ）が解
析し、デザインルールのチェックコマンドが入ったデザ
インルールチェックライブラリ（６）より、必要なコマ
ンドを選択して各デザインルーチェックパターンデータ
毎に、レイアウトパターン検証ツールが実際に処理する
コマンドルールに変換し、コマンドルール中間データ（
Ｒ）を生成して記憶する。この生成記憶された各デザイ
ンルールのチェック内容毎のコマンドルール中間データ
をルールジェネレータ（９）により結合し、互いに重な
っているデザインルールなどを最適化し、レイアウトパ
ターン検証ルール（２）を生成して記憶する。この時、
ルールジェネレータ（９）は入力レイヤ定義データ（８
）、接続レイヤ定義データ（４）より必要なデザインル
ールチェック項目リストを生成し、レイアウトパターン
検証ルール（９）のデザインルールチェック項目と比較
して、不足しているチエ・ツク項目をメツセージ出力す
ることも行う。
以上のように本発明によれば、デザインルールチェック
コマンドを習熟していない作業者でもレイアウトパター
ン検証ルールを容易に作成することができ、また間違い
及び抜けのないレイアウトパターン検証ルールを短時間
に得られるとともにレイアウトパターン検証ルールの内
容が入力エディタ上で幾何学的図により確認できる之め
、誰れでモ何をチェックしているかが容易に確認できる
などの効果がある。
コマンドを習熟していない作業者でもレイアウトパター
ン検証ルールを容易に作成することができ、また間違い
及び抜けのないレイアウトパターン検証ルールを短時間
に得られるとともにレイアウトパターン検証ルールの内
容が入力エディタ上で幾何学的図により確認できる之め
、誰れでモ何をチェックしているかが容易に確認できる
などの効果がある。
第１図は本発明の一実施例であるレイアウトノシターン
検証ルール作成システムのブロック図、第２図は第１図
のレイアウトパターン検証ルール作成システムの動作を
示すフローチャート、第３図は第２図のデザインルール
チェック項目の検証部の動作を示すフローチャート、第
４図、第５図は本発明によって得られたデザインルール
チェックパターンデータの一実施例を示す説明図、第６
図は従来のレイアウトパターン検証ルール作成システム
のブロック図である。 図において、（１）は入力エディタ、（２）はレイアウ
トパターン検証ルール、（８）は人力レイヤ定義データ
、（４）は接続レイヤ定義データ、（６）はデザインル
ールチェックパターンデータ％（６’）Ｕデザインルー
ルチェックコマンドライブラリ、（ア）Ｆｉルール−７
７パイラ、（８）はコマンドルール中間データ、（９）
Ｈル件ジェネレータを示す。 なお、図中、同一符号は同一 または相当部分を示す。 代 理 人 大 岩 増 雄 第２図 第１図 第３図 第４図 書（自発） 第５図 ２、発明の名称 し、ｆアウトパターン検証ルール作成システム３、補正
をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代 理 住所 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 ・− 第６図 五 補正の対象 明細書の発明の詳細な説明の欄、図面の簡単な説明の欄
、及び図面。 ＆ 補正の内容 （１）明細書第７頁第１２行〜第１８行の「レイアウト
パターン検証ルール」を「レイアウトパターン検証ルー
ル」と訂正する。 （２）明細書第７頁第１４行の「横紐レイヤ定義データ
」を「接続レイヤ定義データ」と訂正する。 （３）明細書第１０頁第１８行〜第１９行の「ルー件ジ
ェネレータ」を「ルールジェネレータ」と訂正する。 （４）図面中筒１図を別紙のとおり訂正する。 フ、 添付書類の目録 （１）訂正図面（第１図） １通第１図 以上
検証ルール作成システムのブロック図、第２図は第１図
のレイアウトパターン検証ルール作成システムの動作を
示すフローチャート、第３図は第２図のデザインルール
チェック項目の検証部の動作を示すフローチャート、第
４図、第５図は本発明によって得られたデザインルール
チェックパターンデータの一実施例を示す説明図、第６
図は従来のレイアウトパターン検証ルール作成システム
のブロック図である。 図において、（１）は入力エディタ、（２）はレイアウ
トパターン検証ルール、（８）は人力レイヤ定義データ
、（４）は接続レイヤ定義データ、（６）はデザインル
ールチェックパターンデータ％（６’）Ｕデザインルー
ルチェックコマンドライブラリ、（ア）Ｆｉルール−７
７パイラ、（８）はコマンドルール中間データ、（９）
Ｈル件ジェネレータを示す。 なお、図中、同一符号は同一 または相当部分を示す。 代 理 人 大 岩 増 雄 第２図 第１図 第３図 第４図 書（自発） 第５図 ２、発明の名称 し、ｆアウトパターン検証ルール作成システム３、補正
をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代 理 住所 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 ・− 第６図 五 補正の対象 明細書の発明の詳細な説明の欄、図面の簡単な説明の欄
、及び図面。 ＆ 補正の内容 （１）明細書第７頁第１２行〜第１８行の「レイアウト
パターン検証ルール」を「レイアウトパターン検証ルー
ル」と訂正する。 （２）明細書第７頁第１４行の「横紐レイヤ定義データ
」を「接続レイヤ定義データ」と訂正する。 （３）明細書第１０頁第１８行〜第１９行の「ルー件ジ
ェネレータ」を「ルールジェネレータ」と訂正する。 （４）図面中筒１図を別紙のとおり訂正する。 フ、 添付書類の目録 （１）訂正図面（第１図） １通第１図 以上
Claims (1)
- ＬＳＩの幾何学的デザインルールの検証に必要な情報
をグラフィックス上で定義し、記憶することができる入
力エディタと、そのエディタにより記憶されたＬＳＩを
設計するための入力レイヤ定義データと、そのレイヤの
接続情報を定義した接続レイヤ定義データと、各種デザ
インルールのチェック内容を定義したデザインルールチ
ェックパターンデータと、そのデザインルールのチェッ
ク内容をレイアウトパターン検証ツールが実際に実行す
る各種デザインルールチェックコマンドが入つたデザイ
ンルールチェックコマンドライブラリと、それらのデー
タを入力として、各デザインルールチェックパターンデ
ータ毎にデザインルールチェックコマンドを使つたコマ
ンドルールに変換し、コマンドルール中間データを生成
し、記憶するルールコンパイラと、生成し、記憶された
各種コマンドルール中間データを結合し、内容をチェッ
クして最適化されたレイアウトパターン検証ルールを生
成し、記憶し、さらに生成されたレイアウトパターン検
証ルールに基本的なルール抜けがないかを検証するルー
ルジェネレータと、生成し記憶されたレイアウトパター
ン検証ルールを少なくとも備えたレイアウトパターン検
証ルール作成システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139426A JPH0433168A (ja) | 1990-05-29 | 1990-05-29 | レイアウトパターン検証ルール作成システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139426A JPH0433168A (ja) | 1990-05-29 | 1990-05-29 | レイアウトパターン検証ルール作成システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433168A true JPH0433168A (ja) | 1992-02-04 |
Family
ID=15244927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139426A Pending JPH0433168A (ja) | 1990-05-29 | 1990-05-29 | レイアウトパターン検証ルール作成システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0928012A3 (en) * | 1997-12-12 | 1999-07-14 | Lsi Logic Corporation | Optical proximity correction method and apparatus |
-
1990
- 1990-05-29 JP JP2139426A patent/JPH0433168A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0928012A3 (en) * | 1997-12-12 | 1999-07-14 | Lsi Logic Corporation | Optical proximity correction method and apparatus |
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