JPH04332965A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH04332965A JPH04332965A JP12823791A JP12823791A JPH04332965A JP H04332965 A JPH04332965 A JP H04332965A JP 12823791 A JP12823791 A JP 12823791A JP 12823791 A JP12823791 A JP 12823791A JP H04332965 A JPH04332965 A JP H04332965A
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- JP
- Japan
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- signal
- digital
- converter
- notch filter
- component
- Prior art date
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- Analogue/Digital Conversion (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えばテープレコー
ダ等より再生されたＲＦ信号をデジタル信号に変換する
信号処理系に適用される信号再生処理方式に関するもの
である。
ダ等より再生されたＲＦ信号をデジタル信号に変換する
信号処理系に適用される信号再生処理方式に関するもの
である。
【０００２】
【従来の技術】磁気テープ等に記録されているデジタル
信号を再生して信号処理を行う信号再生処理回路は、再
生ＲＦ信号をクロック信号によって検出することにより
直接デジタル信号に変換する信号処理方式と、再生ＲＦ
信号をＡ／Ｄ変換器によりデジタルコード信号に変換し
、このデジタルコード信号からロック信号を抽出して信
号処理を施すことにより、もとの再生アナログ信号を得
る信号処理方式が知られている。
信号を再生して信号処理を行う信号再生処理回路は、再
生ＲＦ信号をクロック信号によって検出することにより
直接デジタル信号に変換する信号処理方式と、再生ＲＦ
信号をＡ／Ｄ変換器によりデジタルコード信号に変換し
、このデジタルコード信号からロック信号を抽出して信
号処理を施すことにより、もとの再生アナログ信号を得
る信号処理方式が知られている。
【０００３】ところで、後者の場合はコード変調されて
いる再生ＲＦ信号をデジタル信号に変換するために、分
解能が高く、かつ、高速変換用のＡ／Ｄ変換器が必要と
されるが、Ａ／Ｄ変換器にパイプライン方式や２相型の
直並列方式を採用すると、高速で、かつ素子数の少ない
Ａ／Ｄ変換が可能になる。
いる再生ＲＦ信号をデジタル信号に変換するために、分
解能が高く、かつ、高速変換用のＡ／Ｄ変換器が必要と
されるが、Ａ／Ｄ変換器にパイプライン方式や２相型の
直並列方式を採用すると、高速で、かつ素子数の少ない
Ａ／Ｄ変換が可能になる。
【０００４】図４は、２相型の直並列Ａ／Ｄ変換器の一
例を示したもので、アナログ信号では、例えば上位４ビ
ットの変換出力を得るコンパレータＯＡ１〜ＯＡ４ で
２値信号に変換され、上位エンコーダＥＡ を介して出
力されると共に、下位４ビットの変換出力は、下位のコ
ンパレータＯＢ１ 〜ＯＢ４ 、及びＯＣ１ 〜ＯＣ４
で交互に２値化され、第１及び第２のエンコーダＥＢ
及びＥＣ から出力される。
例を示したもので、アナログ信号では、例えば上位４ビ
ットの変換出力を得るコンパレータＯＡ１〜ＯＡ４ で
２値信号に変換され、上位エンコーダＥＡ を介して出
力されると共に、下位４ビットの変換出力は、下位のコ
ンパレータＯＢ１ 〜ＯＢ４ 、及びＯＣ１ 〜ＯＣ４
で交互に２値化され、第１及び第２のエンコーダＥＢ
及びＥＣ から出力される。
【０００５】又、基準端子ＶＲＢ−ＶＲＴ間に供給され
ている基準電圧は複数個の抵抗に分圧され、前記上位ビ
ットのコンパレータＯＡ１ 〜ＯＡ４ には基準電圧Ｅ
ｒｅｆｆを８本のラダー抵抗回路で分圧したときの電圧
がそれぞれ印加されている。又、下位ビットのコンパレ
ータＯＢ１ 〜ＯＢ４ 、及びＯＣ１ 〜ＯＣ４ には
、スイッチＳを介して、前記ラダー抵抗回路内の分圧電
圧がそれぞれ供給されるようになされている。
ている基準電圧は複数個の抵抗に分圧され、前記上位ビ
ットのコンパレータＯＡ１ 〜ＯＡ４ には基準電圧Ｅ
ｒｅｆｆを８本のラダー抵抗回路で分圧したときの電圧
がそれぞれ印加されている。又、下位ビットのコンパレ
ータＯＢ１ 〜ＯＢ４ 、及びＯＣ１ 〜ＯＣ４ には
、スイッチＳを介して、前記ラダー抵抗回路内の分圧電
圧がそれぞれ供給されるようになされている。
【０００６】この２相の直並列Ａ／Ｄコンパレータは良
く知られているように、まず、第１のクロック信号によ
って入力アナログ信号をサンプルホールドし、上位４ビ
ットの変換出力を得て、次にクロックの立下がりでこの
上位４ビットの変換出力に対応して所定のラダー抵抗列
をスイッチＳを投入することにより選択し、下位ビット
のコンパレータＯＢ１ 〜ＯＢ４ に基準電圧を与え、
下位エンコーダＥＢ から下位４ビットの変換出力を得
る。
く知られているように、まず、第１のクロック信号によ
って入力アナログ信号をサンプルホールドし、上位４ビ
ットの変換出力を得て、次にクロックの立下がりでこの
上位４ビットの変換出力に対応して所定のラダー抵抗列
をスイッチＳを投入することにより選択し、下位ビット
のコンパレータＯＢ１ 〜ＯＢ４ に基準電圧を与え、
下位エンコーダＥＢ から下位４ビットの変換出力を得
る。
【０００７】この場合、下位の変換コードはサンプリン
グ動作による誤差を少なくするために変換スピードを早
くすることが要求される。そのため、第１のエンコーダ
ＥＢと第２のエンコーダＥＣ により交互に変換出力が
得られるように切換えている。
グ動作による誤差を少なくするために変換スピードを早
くすることが要求される。そのため、第１のエンコーダ
ＥＢと第２のエンコーダＥＣ により交互に変換出力が
得られるように切換えている。
【０００８】
【発明が解決しようとする課題】上記したような２相型
のＡ／Ｄ変換器、一般に、アナログ信号をサンプリング
して量子化するまでサンプルホールド回路により入力ア
ナログ信号をホールドすることが必要になるが、このホ
ールド動作が完全に行われていないと、特に下位ビット
の量子化電圧が変動し、例えば、サンプリング周波数が
ｆｓ の場合はｆｓ／２ のリップル成分が発生するこ
とになる。
のＡ／Ｄ変換器、一般に、アナログ信号をサンプリング
して量子化するまでサンプルホールド回路により入力ア
ナログ信号をホールドすることが必要になるが、このホ
ールド動作が完全に行われていないと、特に下位ビット
の量子化電圧が変動し、例えば、サンプリング周波数が
ｆｓ の場合はｆｓ／２ のリップル成分が発生するこ
とになる。
【０００９】又、第１及び第２の下位コンパレータＯＢ
１ 〜ＯＢ４ 及びＯＣ１ 〜ＯＣ４ のスレッショル
ドレベルに僅かな誤差があると、量子化された数値に同
様にｆｓ／２ のリップル成分が重畳されることになる
。
１ 〜ＯＢ４ 及びＯＣ１ 〜ＯＣ４ のスレッショル
ドレベルに僅かな誤差があると、量子化された数値に同
様にｆｓ／２ のリップル成分が重畳されることになる
。
【００１０】そのため、図５に示すようにアナログ信号
をＡＧＣ回路１１で一定の信号に変換し、上記したよう
なＡ／Ｄ変換器１２でデジタル信号に変換すると共に、
イコライザ１３で波形整形したのち、ＰＬＬ回路等が内
蔵されているデジタル信号処理回路１４に供給するよう
な信号再生処理回路では、まず、ＡＧＣ回路１１の増幅
特性でＤＣオフセットが発生し、次に、Ａ／Ｄ変換器１
２でサンプリング周波数ｆｓ の１／２ の周波数成分
からなるリップルが発生する。
をＡＧＣ回路１１で一定の信号に変換し、上記したよう
なＡ／Ｄ変換器１２でデジタル信号に変換すると共に、
イコライザ１３で波形整形したのち、ＰＬＬ回路等が内
蔵されているデジタル信号処理回路１４に供給するよう
な信号再生処理回路では、まず、ＡＧＣ回路１１の増幅
特性でＤＣオフセットが発生し、次に、Ａ／Ｄ変換器１
２でサンプリング周波数ｆｓ の１／２ の周波数成分
からなるリップルが発生する。
【００１１】又、デジタル回路とされているイコライザ
１３で乗算処理が行われると、演算後にまるめ誤差（桁
切下げ）が発生する。その結果、デジタル信号処理回路
１４でＲＦ信号のゼロクロス点を検出し、クロック信号
を作成する際にジッタ成分が除去できなかったり、デー
タの復調を行う際に誤りデータが増加するという問題が
あった。
１３で乗算処理が行われると、演算後にまるめ誤差（桁
切下げ）が発生する。その結果、デジタル信号処理回路
１４でＲＦ信号のゼロクロス点を検出し、クロック信号
を作成する際にジッタ成分が除去できなかったり、デー
タの復調を行う際に誤りデータが増加するという問題が
あった。
【００１２】
【課題を解決するための手段】本発明は、かかる問題点
を解消するため、アナログ入力信号を所定のサンプリン
グ周波数ｆｓ で標本化し、この標本化レベルを少なく
とも２系統のＡ／Ｄ変換部によってデジタル信号に変換
し、出力するような信号処理回路において、前記Ａ／Ｄ
変換器の後段又は前記Ａ／Ｄ変換器後段に接続されてい
るデジタル コライザの出力側に、２サンプリング期
間の遅延伝達要素を含むデジタルノッチフィルタを設け
、該デジタルノッチフィルタによって、信号再生処理回
路系のＤＣオフセット成分及び１／２ ｆｓ 成分のリ
ップル成分を除去することを特徴とする信号再生処理方
式を提供するものである。
を解消するため、アナログ入力信号を所定のサンプリン
グ周波数ｆｓ で標本化し、この標本化レベルを少なく
とも２系統のＡ／Ｄ変換部によってデジタル信号に変換
し、出力するような信号処理回路において、前記Ａ／Ｄ
変換器の後段又は前記Ａ／Ｄ変換器後段に接続されてい
るデジタル コライザの出力側に、２サンプリング期
間の遅延伝達要素を含むデジタルノッチフィルタを設け
、該デジタルノッチフィルタによって、信号再生処理回
路系のＤＣオフセット成分及び１／２ ｆｓ 成分のリ
ップル成分を除去することを特徴とする信号再生処理方
式を提供するものである。
【００１３】
【作用】２サンプル遅延素子を伝達要素とするノッチフ
ィルタは、直流成分、及びｆｓ／２ の周波数成分に対
して、鋭いディップ特性を備えているため、量子化され
たデジタル信号の中に含まれている不要な信号成分を効
果的に抑圧することができ、誤りデータの発生をさらに
小さくすることができる。
ィルタは、直流成分、及びｆｓ／２ の周波数成分に対
して、鋭いディップ特性を備えているため、量子化され
たデジタル信号の中に含まれている不要な信号成分を効
果的に抑圧することができ、誤りデータの発生をさらに
小さくすることができる。
【００１４】
【実施例】図１は本発明の信号再生処理方式の概要を示
すブロック図であって、２１はデジタル録音テープを示
し、このテープには、例えばヘリカルスキャン方式でス
テレオ音声データが記録されている。そして、アジマス
角の異なる１対の回転ヘッド２２Ａ，２２Ｂによって上
記ステレオ音声データがノントラッキング方式で再生さ
れ、その再生ＲＦ信号がスイッチＳを介して初段アンプ
２３に順次入力されるように構成されている。
すブロック図であって、２１はデジタル録音テープを示
し、このテープには、例えばヘリカルスキャン方式でス
テレオ音声データが記録されている。そして、アジマス
角の異なる１対の回転ヘッド２２Ａ，２２Ｂによって上
記ステレオ音声データがノントラッキング方式で再生さ
れ、その再生ＲＦ信号がスイッチＳを介して初段アンプ
２３に順次入力されるように構成されている。
【００１５】初段アンプ２３の出力は後で述べるデジタ
ル信号処理部に供給するために、Ａ／Ｄ変換器２４に供
給される。このＡ／Ｄ変換器２４は、例えば、１２．２
８ ＭＨＺ のサンプリング周波数で再生ＲＦ信号を標
本化し、次に、先に述べたように２相の直並列変換方式
、又はパイプライン方式によってサンプルされた電圧の
量子化を行い、例えば１２ビットのデジタルコードデー
タを出力する。
ル信号処理部に供給するために、Ａ／Ｄ変換器２４に供
給される。このＡ／Ｄ変換器２４は、例えば、１２．２
８ ＭＨＺ のサンプリング周波数で再生ＲＦ信号を標
本化し、次に、先に述べたように２相の直並列変換方式
、又はパイプライン方式によってサンプルされた電圧の
量子化を行い、例えば１２ビットのデジタルコードデー
タを出力する。
【００１６】デジタルコードデータは次にデジタル乗算
器を利用したイコライザ２５に供給され、再生ＲＦ信号
を所望の波形特性となるように補正される。そして、後
で述べるように２サンプリング期間の遅延要素を含む、
デジタルフィルタ（以下、単にノッチフィルタという）
２６に供給され、不要信号成分を除去して、データ処理
部２７に供給される。
器を利用したイコライザ２５に供給され、再生ＲＦ信号
を所望の波形特性となるように補正される。そして、後
で述べるように２サンプリング期間の遅延要素を含む、
デジタルフィルタ（以下、単にノッチフィルタという）
２６に供給され、不要信号成分を除去して、データ処理
部２７に供給される。
【００１７】データ処理部２７は、供給されるデジタル
信号によってＰＬＬ回路を同期し、このＰＬＬ回路より
出力されるクロック信号によってデータを復調し、さら
に、誤り訂正及びコード変換等を行う。又、所定のコー
ドデータはメモリに順次記録され、次に読み出しが行わ
れる。
信号によってＰＬＬ回路を同期し、このＰＬＬ回路より
出力されるクロック信号によってデータを復調し、さら
に、誤り訂正及びコード変換等を行う。又、所定のコー
ドデータはメモリに順次記録され、次に読み出しが行わ
れる。
【００１８】なお、本出願人が先に提案しているように
データ処理が行われる際に、検出され誤りデータは誤り
率検出部２８に供給され、この誤り率検出部２８のデー
タをウォーブリングしながらパラメータ設定部２９に供
給し、前記したイコライザ２５の等化特性を僅かに変化
するようにしている。
データ処理が行われる際に、検出され誤りデータは誤り
率検出部２８に供給され、この誤り率検出部２８のデー
タをウォーブリングしながらパラメータ設定部２９に供
給し、前記したイコライザ２５の等化特性を僅かに変化
するようにしている。
【００１９】そして、データの誤り率がもっとも低くな
る等化特性となるようにイコライザ２５の特性をコント
ロールするように構成している。なお、このイコライザ
の自動等化のための動作説明は、本発明と直接関係する
技術とはいえないので、その詳細な説明を省略する。
る等化特性となるようにイコライザ２５の特性をコント
ロールするように構成している。なお、このイコライザ
の自動等化のための動作説明は、本発明と直接関係する
技術とはいえないので、その詳細な説明を省略する。
【００２０】図２は前記ノッチフィルタ２６の一実施例
を示すブロック図で、３０は減算器、３１，３２は係数
ａ１ ，ａ２ の乗算器、３３は加算器、３４は２サン
プルだけ遅延した信号を出力する遅延要素（レジスタ）
である。このノッチフィルタは出力データｙｎ を加算
器３３で積分すると共に、その積分出力が減算器３０に
供給されることによってコム（櫛形）フィルタ特性を示
すように構成されている。
を示すブロック図で、３０は減算器、３１，３２は係数
ａ１ ，ａ２ の乗算器、３３は加算器、３４は２サン
プルだけ遅延した信号を出力する遅延要素（レジスタ）
である。このノッチフィルタは出力データｙｎ を加算
器３３で積分すると共に、その積分出力が減算器３０に
供給されることによってコム（櫛形）フィルタ特性を示
すように構成されている。
【００２１】したがって、よく知られているようにサン
プリング数波形ｆｓ で量子化された入力データｘｎ
は１／２ｆｓ の周期で出力が０となるような帯域通過
特性を示す。すなわち、図３に示すように横軸を周波数
軸としたとき直流を示す周波数０の点、及びｆｓ／２
、及びｆｓ の点で出力レベルが０となるようなディッ
プ特性になる。
プリング数波形ｆｓ で量子化された入力データｘｎ
は１／２ｆｓ の周期で出力が０となるような帯域通過
特性を示す。すなわち、図３に示すように横軸を周波数
軸としたとき直流を示す周波数０の点、及びｆｓ／２
、及びｆｓ の点で出力レベルが０となるようなディッ
プ特性になる。
【００２２】ディップのバンド幅ＢＷ は（ａ／２ π
）×（ｆｓ ／２ ）により設定され、一般に、０＜ａ
＝ａ１ ・ａ２ ＜１とされている。なお、係数ａ１
、又はａ２ を２−ｎの係数値とすることにより、乗算
器３１，３２はシフト回路により構成することができる
から、このノッチフィルタの回路構成は極めて簡単に構
成することができる。
）×（ｆｓ ／２ ）により設定され、一般に、０＜ａ
＝ａ１ ・ａ２ ＜１とされている。なお、係数ａ１
、又はａ２ を２−ｎの係数値とすることにより、乗算
器３１，３２はシフト回路により構成することができる
から、このノッチフィルタの回路構成は極めて簡単に構
成することができる。
【００２３】上記実施例ではノッチフィルタがイコライ
ザ２５の後段に設けられているが、Ａ／Ｄ変換器２４の
後段に配置することも可能である。なお、Ａ／Ｄ変換器
が通常のフラッシュタイプのものであるときはノッチフ
ィルタの遅延要素３４の遅延量を１サンプル遅延（Ｚ−
１）とすることにより、直流オフセット成分を除去する
ことができる。
ザ２５の後段に設けられているが、Ａ／Ｄ変換器２４の
後段に配置することも可能である。なお、Ａ／Ｄ変換器
が通常のフラッシュタイプのものであるときはノッチフ
ィルタの遅延要素３４の遅延量を１サンプル遅延（Ｚ−
１）とすることにより、直流オフセット成分を除去する
ことができる。
【００２４】
【発明の効果】以上説明したように、本発明の信号再生
処理方式は、アナログ信号を２相の分割方式で量子化し
、デジタル信号を形成するようなＡ／Ｄ変換器を備えて
いる信号処理回路の後段に、遅延量が２サンプリング期
間とされている遅延要素を使用したノッチフィルタを挿
入するように構成することによって、入力されたアナロ
グ信号のＤＣオフセット成分、及びサンプリング周波数
の１／２のリップル成分を抑圧しているので、復調され
たデジタル信号の誤り率を低くすることができるという
効果がある。
処理方式は、アナログ信号を２相の分割方式で量子化し
、デジタル信号を形成するようなＡ／Ｄ変換器を備えて
いる信号処理回路の後段に、遅延量が２サンプリング期
間とされている遅延要素を使用したノッチフィルタを挿
入するように構成することによって、入力されたアナロ
グ信号のＤＣオフセット成分、及びサンプリング周波数
の１／２のリップル成分を抑圧しているので、復調され
たデジタル信号の誤り率を低くすることができるという
効果がある。
【図１】本発明の信号再生処理方式を説明するブロック
図である。
図である。
【図２】ノッチフィルタの一例を示す回路図である。
【図３】ノッチフィルタの通過帯域を示す特性図である
。
。
【図４】２相の直並列型Ａ／Ｄ変換器の説明回路図であ
る。
る。
【図５】従来の信号再生処理回路のブロック図である。
２１ テープ
２３ 初段アンプ
２４ Ａ／Ｄ変換器
２５ イコライザ
２６ ノッチフィルタ
２７ データ処理部
Claims (1)
- 【請求項１】 アナログ入力信号を所定のサンプリン
グ周波数ｆｓ で標本化し、この標本化レベルを少なく
とも２系統のＡ／Ｄ変換部によってデジタル信号に変換
し、出力するような信号処理回路において、前記Ａ／Ｄ
変換器の後段又は前記Ａ／Ｄ変換器後段に接続されてい
るデジタルイコライザの出力側に、２サンプリング期間
の遅延伝達要素を含むデジタルノッチフィルタを設け、
該デジタルノッチフィルタによって、信号再生処理回路
系のＤＣオフセット成分及び１／２ ｆｓ 成分のリッ
プル成分を除去することを特徴とする信号再生処理方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12823791A JP2943395B2 (ja) | 1991-05-02 | 1991-05-02 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12823791A JP2943395B2 (ja) | 1991-05-02 | 1991-05-02 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04332965A true JPH04332965A (ja) | 1992-11-19 |
| JP2943395B2 JP2943395B2 (ja) | 1999-08-30 |
Family
ID=14979887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12823791A Expired - Lifetime JP2943395B2 (ja) | 1991-05-02 | 1991-05-02 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943395B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017022705A (ja) * | 2015-07-07 | 2017-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | オーバーシュート補償回路 |
-
1991
- 1991-05-02 JP JP12823791A patent/JP2943395B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017022705A (ja) * | 2015-07-07 | 2017-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | オーバーシュート補償回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2943395B2 (ja) | 1999-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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