JPH0433403A

JPH0433403A - 広帯域電圧制御発振器

Info

Publication number: JPH0433403A
Application number: JP14018190A
Authority: JP
Inventors: Masayuki Kimijima; 正幸君島; Yasuyuki Ito; 康之伊藤
Original assignee: Tokimec Inc
Current assignee: Tokyo Keiki Inc
Priority date: 1990-05-30
Filing date: 1990-05-30
Publication date: 1992-02-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、計測器、レーダー、衛星放送受信機などに使
われる電圧制御発振器（ＶＣＯ）に関するもので、さら
に詳しくいえば、広帯域に渡って、発振出力が一定で、
小型化に適した広帯域電圧制御発振器に関するものであ
る。

［従来の技術］従来、この種の広帯域電圧制御発振器は、発振器部、整
合回路部、広帯域増幅器部から構成されていて、整合回
路部は増幅機能を有さす、しかも増幅器部とは独立に設
計されていた。

すなわち、設計手順としては、最初に、要求される発振
周波数帯域をもつ発振器部を設計し、この帯域で充分な
利得を持つ能動素子を選定する。

次に、上記の能動素子に標準化されたインターフェース
である入力インピーダンス値（５０Ω）を持たせるよう
に広帯域増幅器部の入力段を設計していた。

そして、この従来の広帯域電圧制御発振器は、設計に際
して、広帯域にわたる増幅機能は、広帯域増幅器部のみ
に持たせていた。

また、発振器部の出力インピーダンスは、ＯΩ以下の負
性抵抗を示すため、整合回路部には、広帯域にわたって
発振条件を満たす様に上記発振器部の出力インピーダン
スと整合が取れて、かつ低インピーダンスである回路が
採用されてきた。さらに、整合回路部は、受動素子のみ
で構成されていた。

このような広帯域電圧制御発振器として、例えば第１０
図に示すようなものがある。

この第１０図に示される広帯域電圧制御発振器は１発振
器部２５と、１／４波長変換器５０から成る整合回路部
と、広帯域増幅器部５５から構成されている。

広帯域増幅器部５５は、９０’ハイブリツド５１．５２
と２個のＦＥＴ５３から構成されている。

入力段の９０°ハイブリツド５１は、増幅器部５５に入
力インピーダンスとして、５０Ωをもたせ、出力段の９
０″ハイブリツド５２は、５０Ωのインピーダンスを有
する負荷２４との整合を取るためのものである。

［発明が解決しようとする課題］このように従来の広帯域電圧制御発振器にあっては、整
合回路部のインピーダンスは、後段の広帯域増幅器部の
入力インピーダンスが５０Ωであるとして設計されてい
た。

広帯域増幅器部は入力インピーダンスを５０Ωに設定す
るために、９０°ハイブリツド５１が必要であった。さ
らに、９０’ハイブリツド５１の後段には、第１０図に
示すように、２個の能動素子（ＦＥＴ）５３が、９０″
ハイブリツドの特性上必要であった。

このため、従来の広帯域電圧制御発振器の広帯域増幅器
部では第１０図に示すように、最低２個の能動素子（Ｆ
ＥＴ）５３、その他が必要であり。

整合回路５０の大きさにも制約があるため、サイズの小
型化に限界があり、ＭＭ　Ｉ　Ｃ（ｍｏｎｏｌｉｔｈｉ
ｃ　ｍｉｃｒｏｗａｖｅ　ＩＣ）化を行なうのが難しい
という問題があった。

本発明の目的は、整合回路部と広帯域増幅器部とを、一
体化してインピーダンス整合を計ることにより、小型化
に適した広帯域電圧制御発振器を提供することにある。

［課題を解決するための手段］前記目的を達成するため本願は、以下の発明を提供する
。

即ち、本発明は、広帯域電圧制御発振器であって、発振器部と整合回路部を備え、上記整合回路部は、上記発振器部に後続して複数の受動
素子から成るインピーダンス回路と、上記インピーダン
ス回路に後続する１個以上の能動素子とを含み、上記インピーダンス回路のインピーダンスと上記能動素
子の入力キャパシタンスとの合成インピーダンスが上記
発振器部の出力インピーダンスと整合しているものであ
る。

また、上記の整合回路部の能動素子を、１個のトランジ
スターで構成することもできる。

さらに、インピーダンス回路を、Ｔ型に接続した３個の
インダクタと、上記インダクタを橋絡する橋絡抵抗と、
終端抵抗とを有するようにすることもできる。

［作用］上記のように能動素子の入力キャパシタンスとインピー
ダンス回路のインピーダンスの合成インピーダンスを１
発振器部の出力インピーダンスと直接整合させることに
より、従来の広帯域増幅器部の入力段にあった９０’ハ
イブリツド等のインピーダンス整合手段をなくことがで
きる。

また、９０°ハイブリツドを使用しないため、能動素子
が１個で、必要な周波数帯域で増幅機能を得ることがで
きる。

［実施例コ以下、第１図〜第９図に基づき１本発明の実施例につい
て説明する。

第１の実施例について第１図〜第３図に基づき説明する
。

第１図は、試作をした広帯域電圧制御発振器の回路構成
図である。上記広帯域電圧制御発振器は、発振器部２５
．整合回路部２６より構成されており、５０Ω負荷抵抗
２４が接続されている。

発振器部２５は１発振用のＦＥＴ６と、上記ＦＥＴ６の
ゲートおよびソースに付加した周波数可変用のバラクタ
（可変容量ダイオード）２，７と、上記バラクタ２，７
と共に発振周波数を決定するゲートインダクタ４と、上
記バラクタ２，７に並列に付加されて周波数補正および
広帯域化を行なう補償インダクタ１，１０を含む。上記
補償インダクタ１，１０は、バラクタ２，７およびＦＥ
Ｔ６のバイアスコイルの働きもかねている。

バラクタ２，７への制御電圧は、逆印加電圧入力端子５
から加えられる。

また、発振器部２５に含まれる、３，８，１１゜１３は
、直流カット用のキャパシタであり、１２はＦＥＴの自
己バイアス用のソース抵抗、９はＦＥＴへのバイアスコ
イルである。

整合回路部２６は、橋絡抵抗１４．終端抵抗１７および
Ｔ型に接続された３個のインダクタ１５．１６．１８よ
り成るインピーダンス回路と、能動素子であるＦＥＴ１
９を含む。

また、整合回路部２６に含まれる。２２はＦＥＴへのバ
イアスコイルであり、２０．２３は直流カット用のキャ
パシタ、２１はＦＥＴの自己バイアス用のソース抵抗で
ある。

インピーダンス回路を構成する受動素子およびＦＥＴの
選択方法について、第２図により説明する。

第２図は、第１図に示したインピーダンス回路とＦＥＴ
の入力キャパシタンス２９がら成る回路の等価回路であ
る橋絡Ｔ型インピーダンス回路を示す。６１はＦＥＴの
入力部が持つ入力抵抗（ゲート抵抗）であるが、この抵
抗値は小さいため無視しても良い。

この等価回路は、回路の形および低周波数帯を通過させ
るという帯域特性から橋絡Ｔ型ローパスフィルタ回路と
もよばれる。

ＦＥＴ１９は、広帯域電圧制御発振器の所要発振周波数
帯域内で、充分な利得を持つようなカットオフ特性を有
するように選ばれる。すなわち。

カットオフ周波数の要求値に適合した、ゲート幅および
ゲート長を有するＦＥＴ１９を選択する。

上記ＦＥＴｌ９が選択された後、上記ＦＥＴ１９の入力容量であるゲート・ソース間容量２９
および抵抗１４．１７およびインダクタ１５．１６，１
８およびゲート抵抗６１よりなる橋絡Ｔ型ローパスフィ
ルタ回路の合成インピーダンスが、発振器部２５の出力
インピーダンスと所要発振周波数範囲内で整合するよう
に、上記抵抗１４．１７と上記インダクタ１５，１６．
１８の素子値を設定する。

これらの素子値は、所要周波数帯域、発振出力、負荷側
と発振器側のアイソレーション特性等の諸要求に応じて
以下のように任意に設定できる。

広帯域化を計る場合は、抵抗１４．．１７を小さくし、
またインダクタ１５．１６も小さくして入力インピーダ
ンスＺｍを低くすれば良い。

また、高出力化を計る場合は、抵抗１４．１７を大きく
して整合回路の利得を上げれば良い。

アイソレーション特性を良くするためには、抵抗１４．
１７を小さくすれば良い。

第３図は、第１図に示す回路を試作して、バラクタ２，
７への印加電圧を変えたときの発振周波数および出力電
力を実測した例である。

使用したＧａＡｓＦＥＴは発振器部、整合回路部ともに
　０．３μｍ（ゲート長）Ｘ３００　ｐ　ｍ（ゲート＠
）のＧａＡｓ　ＮＥＳＦＥＴ　（東芝　ＪＳ８８１８Ａ
−ＡＳ）を使用し、バラクタ（米国　Ｍ／Ａ−ＣＯＭ製
）は容量変化比（Ｃ２／Ｃ２０）が１０で、Ｃ２＝　１
　ｐＦ　（ＨＡ−４６４７０）のものを使用した。バラ
クタのタイプはＧａＡｓ製の超階段接合型バラクタ（ｈ
ｙｐｅｒａｂｒｕｐｔ　　ｖａｒａｃｔｏｒ）である。

なお、Ｃ２はバラクタ２，７への印加電圧が２ｖのとき
の上記バラクタの容量を示し、Ｃ２０は印加電圧が２０
Ｖのときの上記バラクタの容量を示す。

橋絡抵抗１４の抵抗値は１５Ω、終端抵抗１７の抵抗値
も１５Ωであり、インダクタ１５．１６のインダクタン
スは０．２ｎＨ、インダクタ１８のインダクタンスは０
．１ｎＨである。

１オクターブの発振周波数変化にたいして、フラットな
出力電力が得られており、この広帯域電圧制御発振器は
優れた特性を示している。

第２の実施例につき、第４図から第７図に基づき説明す
る。

本実施例は、第１実施例の発振器部の構成要素を１部変
更したものである。

第４図に示す広帯域電圧制御発振器の第２の実施例は発
振器部４１と、整合回路部２６より構成されており、５
０Ω負荷抵抗２４が接続されている。

整合回路部２６は、橋絡抵抗１４と終端抵抗１７とイン
ダクタ１５，１６．１８とソース接地したＦＥＴ１９よ
り構成されている。

発振器部４１はＧａＡｓ製の超階段状接合型バラクタ（
ｈｙｐｅｒａｂｒｕｐｔ　　ｖａｒａｃｔｏｒ）　４２
を１個用いたものである。上記バラクタ４２は容量変化
比が大きいという特性を有する。上記バラクタ４２とソ
ース接地したＦＥＴ６のソースに付けたキャパシタ１１
により容量帰還型ｓｉｎｇｌｅ−ｖａｒａｃｔｏｒ構成
の発振器を構成している。本構成によるとバラクタを２
個使用した場合に比べて発振周波数の帯域は若干狭くな
るが、温度変化に対する発振周波数変動が小さいという
メリットがある。

第５図は、第４図に示したインピーダンス回路の抵抗１
４．１７およびインダクタ１５，１６゜１８と能動素子
（ＦＥＴ１９）のゲート・ソース間容量２９およびゲー
ト抵抗より構成される回路の等価回路を示す。本回路は
橋絡Ｔ型ローパスフィルタ回路ともよばれる。

第４図に示す広帯域電圧制御発振器を試作し、バラクタ
４２への印加電圧をＯｖから２０Ｖまで変えたときの発
振周波数と出力電力を測定した例を、第６図と第７図に
示す。

第６図はＸ帯の広帯域電圧制御発振器の測定値であり、
第７図はＫｕ帯の広帯域電圧制御発振器の測定値である
。

使用したＧａＡｓＦＥＴは発振器部４１、整合回路部２
６ともに　０．３　ｐ　ｍ（ゲート長）Ｘ：３ｏｏ　ｔ
ｔ　ｒａｃゲート幅）のＧａＡｓ　ＭＥＳＦＥＴ　（東
芝　ＪＳ８８１８Ａ−ＡＳ）を使用し、バラクタ（米国
　Ｍ／Ａ−ＣＯＭ製）は容量変化比（Ｃ２／Ｃ２０）が
１０で、Ｃ２，２ｐＦ　（ＭＡ−４６４７２）のものを
第６図で使用し、Ｃ２＝　１　ｐＦ　（ＨＡ−４６４７
０）のものを第７図で使用した。

なお、Ｃ２はバラクタ４２への印加電圧が２ｖのときの
上記バラクタ容量を示し、Ｃ２０は印加電圧が２０Ｖの
ときの上記バラクタの容量を示す。

橋絡抵抗１４の抵抗値は２０Ω、終端抵抗１７の抵抗値
も２０Ωであり、インダクタ１５．１６のインダクタン
スは０．２ｎＨ、インダクタ１８のインダクタンスは０
　、　ｉ　ｎ）ｌである。

第６図より、Ｘ帯広帯域電圧制御発振器は、印加電圧０
〜２０Ｖにたいして、発振周波数７．９〜１３　、１Ｇ
Ｈｚ、出力電力１２．５±１．２ｄＢｍの゛性能を有す
ることがわかる。

また、第７図より、Ｋｕ帯広帯域電圧制御発振器は、印
加電圧Ｏ〜２０Ｖにたいして、発振周波数１２．８〜１
８　、２ＧＨｚ、出力電力１２．５±１゜３　ｄＢｍの
性能を有することがわかる。

いずれの広帯域電圧制御発振器も優れた特性を示してい
る。

第３の実施例を第８図に示す。

本実施例は、固定周波数発振器の整合回路部２６に１本
発明による橋絡Ｔ型インピーダンス回路を適用したもの
であり、整合回路部２６は第１図に示す広帯域電圧制御
発振器の整合回路部２６と同様な構成である。

第８図に示す発振器部は誘電体を利用した誘電体発振回
路８４であり１発振用のＦＥＴ６．５゜Ωマイクロスト
リップ線路８０．５０Ω終端抵抗８１、オープンスタブ
８２、誘電体共振器８３、補償インダクタ８５を有する
。

また、１１．１３は直流カット用のキャパシタであり、
１２はＦＥＴの自己バイアス用のソース抵抗、９はＦＥ
Ｔへのバイアスコイルである。

発振周波数は、５０Ωマイクロストリツプ線路８０、誘
電体共振器８３およびオープンスタブ８２により決まる
。

誘電体共振器を使った固定周波数発振器は、発振周波数
が安定している、ノイズが少ない、発振器部を平面的か
つ小型に（誘電体共振器のサイズは、直径６ＩＩＩＩｘ
高さ２．４ｍｍ：　１０ＧＦＩｚ前後で発振させる場合
）作ることが出来るという長所がある。

このため、誘電体共振器と、本発明に係る整合回路部、
すなわち、インダクタおよび抵抗からなるインピーダン
ス回路および１個のＦＥＴより成る上記整合回路部とを
組み合わせることにより、小型で優れたプリング特性と
出力特性を有する固定周波数発振器が実現できる。

第４の実施例を、第９図に示す。

本実施例は、第１図の整合回路部２６のＦＥＴ１９をエ
ミッタ接地のバイポーラトランジスタ３１に置き換えた
ものであり１発振器部２５は第１図に示す発振器部２５
と同様の構成である。

現在のバイポーラトランジスタはＦＥＴに比べてより低
周波数帯（約８　ＧＨｚ以下）での使用に適しており、
バイポーラトランジスタ３１を用いたことにより、低周
波数帯での雑音レベルが小さく出来るという利点がある
。

［発明の効果］本発明は、以上説明したように構成されているので、以
下に記載されるような効果を奏する。

本発明によれば、整合回路部と広帯域増幅器部を一体化
して１発振器部とのインピーダンス整合を計ることによ
り、整合回路部と広帯域増幅器部が一体化し、小型化に
適した広帯域電圧制御発振器を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る広帯域電圧制御発振
器の構成を示す回路図、第２図は、第１図に示すインピ
ーダンス回路とＦＥＴの入力キャパシタンスよりなる回
路の等価回路図、第３図は第１実施例の回路を試作して
得られた、バラクタへの印加電圧を変えたときの発振周
波数と出力電力の実測値を示すグラフ、第４図は本発明
の第２実施例に係る広帯域電圧制御発振器を示す回路図
、第５図は、第４図に示すインピーダンス回路とＦＥＴ
の入力キャパシタンスよりなる回路の等価回路図、第６
図および第７図は第２実施例の回路を、それぞれＸ帯お
よびＫｕ帯で試作して得られた、バラクタへの印加電圧
を変えたときの発振周波数と出力電力の実測値を示すグ
ラフ、第８図は本発明を固定周波数発振器の整合回路部
に適用した第３実施例の構成を示す回路図、第９図は整
合回路部の能動素子としてバイポーラトランジスタを使
用した第４実施例の構成を示す回路図、第１０図は従来
の広帯域電圧制御発振器を示す回路図である。１．１０・・・補償インダクタ、２，７・・・バラクタ
、５・・・逆印加電圧入力端子、６．１９・・・ＦＥＴ、１４．１７・・・抵抗、１５゜
１６．１８・・・インダクタ、２４・・・負荷抵抗、２
５・・・発振器部、２６・・・整合回路部、３１・・・
バイポーラトランジスタ、４２・・・超階段接合型バラ
クタ。８０・・・５０Ωマイクロストリツプ線路、８２・・・
オープンスタブ、８３・・・誘電体共振器。

Claims

【特許請求の範囲】１、発振器部と整合回路部を備える広帯域電圧制御発振
器であって、上記整合回路部は、上記発振器部に後続して複数の受動
素子から成るインピーダンス回路と、上記インピーダン
ス回路に後続する１個以上の能動素子とを含み、上記インピーダンス回路のインピーダンスと上記能動素
子の入力キャパシタンスとの合成インピーダンスが上記
発振器部の出力インピーダンスと整合していることを特
徴とする広帯域電圧制御発振器。２、上記の整合回路部の受動素子は、インダクタおよび
抵抗である請求項１記載の広帯域電圧制御発振器。３、上記の整合回路部の能動素子は１個のトランジスタ
よりなる請求項１または２記載の広帯域電圧制御発振器
。４、発振器部と整合回路部を備える帯域電圧制御発振器
であって、上記整合回路部は、上記発振器部に後続するインピーダ
ンス回路と上記インピーダンス回路に後続する１個以上
の能動素子とを含み上記インピーダンス回路は、Ｔ型に接続された３個のイ
ンダクタと上記インダクタを橋絡する橋絡抵抗と終端抵
抗とより成るものであり、上記インピーダンス回路のイ
ンピーダンスと上記能動素子の入力キャパシタンスとの
合成インピーダンスが上記発振器部の出力インピーダン
スと整合していることを特徴とする広帯域電圧制御発振
器。