JPH0433409A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路に関し、例えば、高速コンピュー
タ等の高速論理集積回路装置に搭載されるＳ　Ｐ　Ｌ　
（Ｓｕｐｅｒ　　Ｐｕ５ｈ−ｐｕｌｌ　　Ｌｏｇｉｃ）
回路に利用して特に有効な技術に関する。

〔従来の技術〕

入力信号を受ける位相分割回路と、位相分割回路の反転
出力信号を伝達する出カニミッタフォロア回路とを含む
ＮＴＬ　（Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌｏｇｉ
ｃ）回路がある。また、ＮＴＬ回路の出力エミ７タフォ
ロア回路をアクティブプルダウン回路に置き換えたいわ
ゆるＳＰＬ回路がある。

ＳＰＬ回路は、第５図に例示されるように、入力信号Ｉ
ｔ及び１２を受ける一対の入力トランジスタＴ６及びＴ
７と、回路の接地電位と上記入力トランジスタＴ６及び
Ｔ７の共通結合されたコレクタとの間ならびにこれらの
入力トランジスタの共通結合されたエミツタと回路の電
ｍ電圧ＶＥＥとの間にそれぞれ設けられる抵抗Ｒ８及び
Ｒ９とからなる位相分割回路を備える。この位相分割回
路の反転出力信号すなわち入力トランジスタＴ６及びＴ
７の共通結合されたコレクタの電位は、一方の出力トラ
ンジスタＴ４のベースに供給され、位相分割回路の非反
転出力信号すなわち入力トランジスタＴ６及びＴ７の共
通結合されたエミッタの電位は、キャパシタＣ２及び抵
抗Ｒ６からなる微分回路を介して、他方の出力トランジ
スタＴ５のベースに供給される。この出力トランジスタ
Ｔ５のベースには、トランジスタＴ３を基本構成とする
バイアス回路によって、これがオン状態の直前となる所
定のバイアス電圧が与えられる。その結果、出力トラン
ジスタＴ５は、出力トランジスタＴ４に対するアクティ
ブ負荷として作用するとともに、ＳＰＬ回路のアクティ
ブプルダウン回路を構成する。これにより、ＳＰＬ回路
の感度が高められ、その動作が高速化される。

ＳＰＬ回路については、例えば、特開平１−２６１０２
４号公報等に記載されている。

〔発明が解決しようとする課題〕

ところが、上記のような従来のＳＰＬ回路には次のよう
な問題点があることが、本願発明者等によって明らかと
なった。すなわち、例えば第５図において、ＳＰＬ回路
の増幅利得を含む入力特性や動作電流は、位相分割回路
を構成する抵抗Ｒ８及びＲ９の抵抗値によって左右され
、微分回路の特性は、抵抗Ｒ６及び上記抵抗Ｒ９の抵抗
値とキャパシタＣ１の静電容量値によって左右される。

このため、これらの特性をすべて満足すべく関連する上
記回路素子の定数を設定することは困難となり、これに
よってＳＰＬ回路の素子定数の最適化が妨げられる。ま
た、例えばエミッタ負荷抵抗Ｒ２に対して、スピードア
ンプキャパシタを付加することもできず、これによって
ＳＰＬ回路の出力信号０の立ち下がりが、第２図に点線
で示されるように遅くなる。その結果、ＳＰＬ回路の高
速化及び低消費電力化が制約を受け、その高周波特性が
制限されるものである。

この発明の目的は、ＳＰＬ回路の素子定数の最適化を図
ることにある。この発明の他の目的は、ＳＰＬ回路の高
速化及び低消費電力化を推進し、その高周波特性を高め
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＳＰＬ回路の位相分割回路を構成する入力ト
ランジスタをマルチエミッタ構造とし、その第１のエミ
ッタを、エミッタ負荷抵抗を介して回路の電源電圧に結
合し、その第２のエミッタを、微分回路を介してアクテ
ィブプルダウン用の出力トランジスタのベースに結合す
る。さらに、上記エミッタ負荷抵抗と並列形態に、スピ
ードアンプキャパシタを設ける。

〔作　用〕

上記した手段によれば、入力トランジスタをマルチエミ
ッタ構造とすることで、ＳＰＬ回路の位相分割回路と微
分回路を分離できるため、これらの位相分割回路を構成
するエミッタ負荷抵抗や微分回路を構成するキャパシタ
及び抵抗等の定数を独立に設定し、ＳＰＬ回路の素子定
数の最適化を図ることができる。また、位相分割回路の
エミッタ負荷抵抗にスピードアンプキャパシタを付加す
ることで、ＳＰＬ回路の出力信号の立ち下がり変化をさ
らに高速化できる。その結果、ＳＰＬ回路の高速化及び
低消費電力化を推進し、その高周波特性を高めることが
できる。

〔実施例〕

第１図には、この発明が適用された３２５回路の一実施
例の回路図が示され、第２図には、その信号波形図の一
例が示されている。これらの図をもとに、この実施例の
３２５回路の構成と動作の概要ならびにその特徴につい
て説明する。

なお、この実施例の３２５回路は、特に制限されないが
、同様な多数の３２５回路とともに、高速コンビエータ
等の高速論理集積回路装置に搭載される。５ＰＬＩｌ路
を構成する各回路素子は、特に制限されないが、高速論
理集積回路装置を構成する他の回路素子とともに、単結
晶シリコンのような１個の半導体基板上に形成される。

以下の回路図において、図示されるトランジスタ（この
明細書では、バイポーラトランジスタのことを単にトラ
ンジスタと略称する）は、特に制限されないが、すべて
ＮＰＮ型トランジスタである。

第１図において、この実施例の３２５回路は、特に制限
されないが、それぞれのベースに入力信号１１又はＩ２
を受ける一対の入力トランジスタＴｌ及びＩ２を含む、
これらの入力トランジスタは、ともにいわゆるマルチエ
ミッタ構造とされ、特に制限されないが、それぞれ二つ
のエミツタを有する。入力トランジスタＴｌ及びＩ２の
共通結合されたコレクタは、抵抗Ｒ１（第１の抵抗手段
）を介して回路の接地電位（第１の電源電圧）に結合さ
れる。また、これらの入力トランジスタの共通結合され
た第１のエミッタは、エミッタ負荷抵抗Ｒ２（第２の抵
抗手段）を介して回路の電源電圧ＶＥｔ（＠２の電源電
圧）に結合される。これにより、入力トランジスタＴＩ
及びＩ２ならびに抵抗Ｒ１及びＲ２は、３２５回路の位
相分割回路つまり入力反転部を構成する。ここで、回路
の電源電圧ＶＥＥは、特に制限されないが、例えば−２
゜０■のような負の電源電圧とされる。

この実施例において、３２５回路は、特に制限されない
が、エミッタ負荷抵抗Ｒ２と並列形態に設けられるスピ
ードアンプキャパシタＣ１を備える。このキャパシタＣ
１は、第２図に実線で示されるように、出力信号０の立
ち下がり変化を速める作用を持ち、これによって３２５
回路の高速化が推進される。

３２５回路は、さらに、回路の接地電位及び電源電圧Ｖ
ＥＥ間にトーテムポール形態に設けられる一対の出力ト
ランジスタＴ４（第１の出力トランジスタ）及びＩ５（
第２の出力トランジスタ）を含む、このうち、出力トラ
ンジスタＴ４のベースは、上記位相分割回路の反転出力
ノードすなわち入力トランジスタＴｌ及びＩ２の共通結
合されたコレクタに結合され、出力トランジスタＴ５の
ベースは、キャパシタＣ２を介して、位相分割回路の非
反転出力ノードすなわち上記入力トランジスタＴｌ及び
Ｉ２の共通結合された第２のエミ７りに結合される。出
力トランジスタＴ５のベースと回路の電源電圧ＶＥＥと
の間には、上記キャパシタＣ２とともに微分回路を構成
する抵抗Ｒ６が設けられる。また、出力トランジスタＴ
４及びＩ５の共通結合されたエミッタ及びコレクタは、
３２５回路の出力端子０に結合される。これにより、出
力トランジスタＴ３及びＩ４は、いわゆるプッシュプル
出力回路を構成し、出力トランジスタＴ５とキャパシタ
Ｃ２及び抵抗Ｒ６からなる微分回路は、出力トランジス
タＴ４に対するアクティブプルダウン回路として作用す
る。

この実施例において、入力トランジスタＴｌ及びＩ２の
共通結合された第２のエミッタと回路の電源電圧ＶＥＥ
との間には、特に制限されないが、比較的大きな抵抗値
を有する抵抗Ｒ３（第３の抵抗手段）が設けられる。こ
の抵抗Ｒ３は、３２５回路のロウレベル出力時において
、上記キャパシタＣ２のディスチャージ回路を構成する
。言うまでもな（、抵抗Ｒ３の抵抗値は、入力トランジ
スタＴｌ及びＩ２がマルチエミッタ構造とされることで
、３２５回路の入力特性に影響を与えない。

このため、抵抗Ｒ３の抵抗値は、キャパシタＣ２の静電
容量値に見合った比較的大きな値に設定することができ
、これによって３２５回路の低消費電力化が推進される
。

回路の接地電位と上記出力トランジスタＴ５のベースと
の間には、特に制限されないが、バイアス用トランジス
タＴ３が設けられる。このトランジスタＴ３のベースに
は、抵抗Ｒ４とダイオードＤ１及びＤ２からなる電圧発
生回路からベース抵抗Ｒ５を介して、回路の電源電圧Ｖ
ＥＥより２ＶＢＥ（ここで、ＶＩＩＥは、ＮＰＮ型バイ
ポーラトランジスタのベース・エミッタ電圧を示す）だ
け高い所定のバイアス電圧が与えられる。これにより、
出力トランジスタＴ５には、回路の電源電圧ＶＥＥより
ＶＢＥだけ高いバイアス電圧が与えられる。その結果、
出力トランジスタＴ５は、これがオン状態となる直前の
状態にバイアスされる。

上記バイアス用トランジスタＴ３のベースは、特に制限
されないが、キャパシタＣ３を介してＳＰＬ回路の出力
端子Ｏに結合される。この出力端子０は、直列形態とさ
れる２個のダイオードＤ３及びＤ４を介して回路の接地
電位に結合され、さらに抵抗Ｒ７を介して回路の電源電
圧ＶＥＨに結合される。このうち、キャパシタＣ３は、
出力信号０のレベル変化を出力トランジスタＴ５のベー
スに伝達する帰還回路を構成し、ダイオードＤｉ及びＤ
２ならびに抵抗Ｒ７は、出力信号０に対するクランプ回
路ならびにレベル保持回路をそれぞれ構成する。これに
より、ＳＰＬ回路の高速化が推進され、そのインパルス
応答性が高められる。

入力信号１１又はＩ２のいずれかがハイレベルとされる
とき、位相分割回路では、その反転出力信号すなわち入
力トランジスタＴＩ及びＩ２の共通結合されたコレクタ
の電位が所定のロウレベルとなり、非反転出力信号すな
わち入力トランジスタＴ１及びＩ２の共通結合された第
２のエミッタの電位が所定のハイレベルとなる０位相分
割回路の反転出力信号のロウレベルは、出力トランジス
タＴ４のベースにそのまま伝達され、非反転出力信号の
立ち上がり変化は、キャパシタＣ２及び抵抗Ｒ６からな
る微分回路を介して、出力トランジスタＴ５のベースに
伝達される。このため、出力トランジスタＴ４はオフ状
態となり、出力トランジスタＴ５が一時的にオン状態と
なる。これにより、ＳＰＬ回路の出力信号Ｏが、急速に
回路の電源電圧ＶＩＨのようなロウレベルとされる。前
述のように、回路の接地電位とＳＰＬ回路の出力端子０
との間には、ダイオードＤ３及びＤ４からなるクランプ
回路が設けられる。しかるに、ＳＰＬ回路の出力信号Ｏ
のロウレベルは、はぼ−２ＸＶＢＨのレベルでクランプ
される。

一方、入力信号１１及びＩ２がともにロウレベルとされ
ると、位相分割回路では、その反転出力信号がハイレベ
ルとなり、非反転出力信号がロウレベルとなる０位相分
割回路の反転出力信号のハイレベルは、同様に、そのま
ま出力トランジスタＴ４のベースに伝達され、非反転出
力信号の立ち下がり変化は、上記微分回路を介して出力
トランジスタＴ５のベースに伝達される。このため、出
力トランジスタＴ５は急速にオフ状態となり、代わって
出力トランジスタＴ４がオン状態となる。

その結果、ＳＰＬ回路の出力信号Ｏは、はぼ−ＶＢＥの
ようなハイレベルとされる。

つまり、出力信号００レベルは、 ０龍１１＋１２ なる論理条件に基づいて選択的にハイレベルとされ、第
１図のＳＰＬ回路は、実質的に２人力のノアゲート回路
として機能する。

ところで、この実施例のＳＰＬ回路では、前述のように
、入力トランジスタＴ１及びＩ２がともにマルチエミッ
タ構造とされ、それぞれ二つのエミッタを備える。この
うち、第１のエミッタは、共通結合された後、エミッタ
負荷抵抗Ｒ２を介して回路の電源電圧ＶＥＥに結合され
、１８２のエミ７りは、同様に共通結合された後、キャ
パシタｃ２及び抵抗Ｒ６からなる微分回路を介して出力
トランジスタＴ５のベースに結合される０周知のように
、ＳＰＬ回路の増幅利得を含む入力特性や動作電流は、
抵抗Ｒ１及びＲ２の抵抗値によって左右され、微分回路
の特性は、キャパシタＣ２の静電容量値と抵抗Ｒ６の抵
抗値によって左右される。

さらに、抵抗Ｒ３の抵抗値は、ＳＰＬ回路の動作電流に
影響を与える。この実施例のように、入力トランジスタ
Ｔｌ及びＩ２をマルチエミッタ型とし位相分割回路と微
分回路を分離することで、ＳＰＬ回路の特性に影響を与
える各回路素子の定数をそれぞれ独立して設定できるた
め、ＳＰＬＰＬ回路子定数の最適化を図ることができる
。その結果、ＳＰＬＰＬ回路速化及び低消費電力化が推
進され、その高周波特性が高められる。

以上のように、この実施例のＳＰＬＰＬ回路、位相分割
回路を構成する入力トランジスタがマルチエミッタ構造
とされ、ＳＰＬＰＬ回路相分割回路と微分回路が実質的
に分離される。このため、これらの回路を構成する各回
路素子の定数をそれぞれ独立に設定できるとともに、位
相分割回路を構成するエミッタ負荷抵抗と並列形態にス
ピードアップキャパシタＣ１を付加できる。これにより
、ＳＰＬＰＬ回路子定数が最適化され、増幅利得を含む
入力特性や動作電流が最適化されるとともに、出力信号
０の立ち下がりが高速化される。その結果、ＳＰＬＰＬ
回路速化が推進され、その高周波特性が高められるもの
である。

以上の本実施例に示されるように、この発明を高速コン
ピュータ等の高速論理集積回路装置に搭載されるＳＰＬ
ＰＬ回路用することで、次のような作用効果が得られる
。すなわち、 （１１Ｓ　Ｐ　Ｌ回路の位相分割回路を構成する入力ト
ランジスタをマルチエミッタ構造とし、その第１のエミ
ッタを、エミッタ負荷抵抗を介して回路の電源電圧に結
合し、その第２のエミツタを、微分回路を介してアクテ
ィブプルダウン用の出力トランジスタのベースに結合す
ることで、ＳＰＬＰＬ回路力反転部と微分回路を実質的
に分離できるという効果が得られる。

（支）Ｊ上記（１３項により、位相分割回路を構成する
エミッタ負荷抵抗や微分回路を構成するキャパシタ及び
抵抗等の定数を独立に設定できるため、ＳＰＬＰＬ回路
子定数のｉ＆通化を図ることができるという効果が得ら
れる。

（３）上記（１）項により、位相分割回路を構成するエ
ミッタ負荷抵抗と並列形態にスピードアップキャパシタ
を設けることができるため、ＳＰＬＰＬ回路力信号の立
ち下がり変化をさらに高速化できるという効果が得られ
る。

（４）上記（１１項〜（３）項により、ＳＰＬＰＬ回路
速化及び低消費電力化を推進し、その高周波特性を高め
ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ＳＰＬＰＬ回路位相分割回路を構成する入力トラン
ジスタの数や接続形態を変えることで、任意の入力数や
論理機能を持つことができる。この場合、すべての入力
トランジスタを、マルチエミッタ構造とする必要がある
。トランジスタＴＩ及びＴ２等のマルチエミッタ構造と
される入力トランジスタは、三つ以上のエミッタを持つ
ことができる。エミッタ負荷抵抗Ｒ２に付加されるスピ
ードアップキャパシタＣ１は、必要不可欠のものではな
い、ＳＰＬＰＬ回路第３図に例示されるように、位相分
割回路に供給される電源電圧ＶＥＥと出力部に供給され
る電源電圧ＶＴｒが分離されるものであってもよいし、
第４図に例示されるように、バイアス用トランジスタＴ
３にバイアス電圧を与える電圧発生回路やクランプ回路
及びレベル保持回路ならびに微分回路等を含まないもの
であってもよい。さらに、ＳＰＬＰＬ回路体的回路構成
や電源電圧の極性及び絶対値ならびにトランジスタの導
電型等は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置等に搭載されるＳＰＬＰＬ回路用した場合について説
明したが、それに限定されるものではなく、例えば、ゲ
ートアレイ集積回路や各種の専用論理集積回路装置等に
搭載される同様なＳＰＬＰＬ回路通用できる。本発明は
、少なくとも位相分割回路とアクティブプルダウン回路
ならびにアクティブプルダウン回路に位相分割回路の非
反転出力信号を伝達する微分回路とを含む論理回路ある
いはこのような論理回路を含む半導体集積回路装置に広
く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＳＰＬ回路の位相分割回路を構成する入
力トランジスタをマルチエミッタ型とし、その第１のエ
ミッタを、エミッタ負荷抵抗を介して回路の電源電圧に
結合し、その第２のエミッタを、微分回路を介してアク
ティブプルダウン用の出力トランジスタのベースに結合
する。さらに、上記エミッタ負荷抵抗と並列形態に、ス
ピードアップキャパシタを設ける。これにより、位相分
割回路を構成するエミッタ負荷抵抗や微分回路を構成す
るキャパシタ及び抵抗等の定数を独立に設定し、素子定
数の最適化を図ることができるとともに、ＳＰＬ回路の
出力信号の立ち下がり変化を高速化できる。その結果、
ＳＰＬ回路の高速化及び低消費電力化を推進し、その高
周波特性を高めることができる。

【図面の簡単な説明】

第１図は、この発明が適用されたＳＰＬ回路の第１の実
施例を示す回路図、 第２図は、第１図のＳＰＬ回路の一例を示す信号波形図
、 第３図は、この発明が適用されたＳＰＬ回路の第２の実
施例を示す回路図、 第４図は、この発明が通用されたＳＰＬ回路の第３の実
施例を示す回路図、 第５図は、従来のＳＰＬ回路の一例を示す回路図である
。 Ｔ　１〜Ｔ７・・・ＮＰＮ型バイポーラトランジスタ、
Ｄ１〜Ｄ４・・・ダイオード、Ｃ１−Ｃ５・・・キャパ
シタ、Ｒ１〜Ｒ９・・・抵抗。 第１図 第３図 ＥＥ 第４図 第２図 ＥＥ ＴＴ

Claims (1)

1. 【特許請求の範囲】 １、そのベースに入力信号を受けかつ第１及び第２のエ
   ミッタを有するマルチエミッタ構造の入力トランジスタ
   と、第１の電源電圧と上記入力トランジスタのコレクタ
   との間に設けられる第１の抵抗手段と、上記入力トラン
   ジスタの第１のエミッタと第２の電源電圧との間に設け
   られる第２の抵抗手段とを含む位相分割回路と、第１の
   電源電圧と回路の出力端子との間に設けられそのベース
   に上記位相分割回路の反転出力信号を受ける第１の出力
   トランジスタと、上記回路の出力端子と第２の電源電圧
   との間に設けられる第２の出力トランジスタと、上記入
   力トランジスタの第２のエミッタと上記第２の出力トラ
   ンジスタのベースとの間に設けられる微分回路とを含む
   ことを特徴とする論理回路。 ２、上記論理回路は、さらに、上記第２の抵抗手段と並
   列形態に設けられるスピードアップキャパシタを含むも
   のであることを特徴とする特許請求の範囲第１項記載の
   論理回路。 ３、上記入力トランジスタの第２のエミッタと第２の電
   源電圧との間には、比較的大きな抵抗値を有する第３の
   抵抗手段が設けられるものであることを特徴とする特許
   請求の範囲第１項又は第２項記載の論理回路。 ４、上記論理回路は、高速コンピュータ等の高速論理集
   積回路装置に搭載されるＳＰＬ回路であることを特徴と
   する特許請求の範囲第１項、第２項又は第３項記載の論
   理回路。