JPH04335733A - Ｆｓｋ信号受信回路 - Google Patents
Ｆｓｋ信号受信回路Info
- Publication number
- JPH04335733A JPH04335733A JP10616591A JP10616591A JPH04335733A JP H04335733 A JPH04335733 A JP H04335733A JP 10616591 A JP10616591 A JP 10616591A JP 10616591 A JP10616591 A JP 10616591A JP H04335733 A JPH04335733 A JP H04335733A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- fsk signal
- circuit
- fsk
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は配電線搬送等に用いるＦ
ＳＫ信号（つまり“０”，“１”のデジタル信号を夫々
高低の２つの信号周波数で周波数変調してなる信号）を
送受するモデム（変復調装置、ＦＳＫモデムとも略記す
る）におけるＦＳＫ信号の受信回路に関する。なお以下
各図において同一の符号は同一もしくは相当部分を示す
。
ＳＫ信号（つまり“０”，“１”のデジタル信号を夫々
高低の２つの信号周波数で周波数変調してなる信号）を
送受するモデム（変復調装置、ＦＳＫモデムとも略記す
る）におけるＦＳＫ信号の受信回路に関する。なお以下
各図において同一の符号は同一もしくは相当部分を示す
。
【０００２】
【従来の技術】図４は従来のＦＳＫモデムの受信回路の
構成例を示し、図５は図４の各部の波形例を示す。入来
するＦＳＫ信号Ｓは、アクティブフィルタ１によりノイ
ズを除去され、増幅器２により増幅され、図５（イ）に
示される波形がＦＳＫ信号判別回路３，４に入力される
。ＦＳＫ信号判別回路３ではＦＳＫ信号中の低い周波数
成分の信号（この例ではマーク信号）を抽出し、図５（
ロ）に示す波形を出力する。またＦＳＫ信号判別回路４
ではＦＳＫ信号中の高い周波数成分の信号（この例では
スペース信号）を抽出し、図５（ハ）に示す波形を出力
する。（ロ），（ハ）の２つの波形をＦＳＫ信号比較回
路５にて比較し、図５（ニ）に示す波形の原デジタル信
号を受信データとしてＣＰＵ６に出力する。
構成例を示し、図５は図４の各部の波形例を示す。入来
するＦＳＫ信号Ｓは、アクティブフィルタ１によりノイ
ズを除去され、増幅器２により増幅され、図５（イ）に
示される波形がＦＳＫ信号判別回路３，４に入力される
。ＦＳＫ信号判別回路３ではＦＳＫ信号中の低い周波数
成分の信号（この例ではマーク信号）を抽出し、図５（
ロ）に示す波形を出力する。またＦＳＫ信号判別回路４
ではＦＳＫ信号中の高い周波数成分の信号（この例では
スペース信号）を抽出し、図５（ハ）に示す波形を出力
する。（ロ），（ハ）の２つの波形をＦＳＫ信号比較回
路５にて比較し、図５（ニ）に示す波形の原デジタル信
号を受信データとしてＣＰＵ６に出力する。
【０００３】
【発明が解決しようとする課題】ＦＳＫ信号判別回路３
，４は、リニアＩＣおよび抵抗，コンデンサ等のディス
クリート部品によって構成されており、製作した機器に
よる特性のばらつきが大きい。そのため、判別回路３，
４それぞれの回路内の定数を可変抵抗を用いて調整し、
回路の入出力特性を一定にする必要がある。この調整作
業は、作業者または調整方法に違いがある場合、２つの
信号判別回路の特性に差違が生じることがあり、受信回
路としての特性に不具合が生じる原因となる。そこで本
発明の課題は上記問題を解消し、回路特性を調整する必
要のないＦＳＫ信号判別回路を備えたＦＳＫ信号受信回
路を提供することにある。
，４は、リニアＩＣおよび抵抗，コンデンサ等のディス
クリート部品によって構成されており、製作した機器に
よる特性のばらつきが大きい。そのため、判別回路３，
４それぞれの回路内の定数を可変抵抗を用いて調整し、
回路の入出力特性を一定にする必要がある。この調整作
業は、作業者または調整方法に違いがある場合、２つの
信号判別回路の特性に差違が生じることがあり、受信回
路としての特性に不具合が生じる原因となる。そこで本
発明の課題は上記問題を解消し、回路特性を調整する必
要のないＦＳＫ信号判別回路を備えたＦＳＫ信号受信回
路を提供することにある。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明のＦＳＫ信号受信回路は、ＦＳＫ信号（Ｓな
ど）を所定のサンプル周期で取込み、そのつどこの取込
んだアナログ値をデジタルデータに変換するＡ／Ｄコン
バータ（１０など）と、このＡ／Ｄコンバータの出力デ
ータを入力しつつ、前記ＦＳＫ信号を構成する２つの信
号周波数（ｆ１，ｆ２など）を分離識別するデジタルフ
ィルタ（２０など）とを備えたものとする。
に、本発明のＦＳＫ信号受信回路は、ＦＳＫ信号（Ｓな
ど）を所定のサンプル周期で取込み、そのつどこの取込
んだアナログ値をデジタルデータに変換するＡ／Ｄコン
バータ（１０など）と、このＡ／Ｄコンバータの出力デ
ータを入力しつつ、前記ＦＳＫ信号を構成する２つの信
号周波数（ｆ１，ｆ２など）を分離識別するデジタルフ
ィルタ（２０など）とを備えたものとする。
【０００５】
【作 用】ＦＳＫ信号判別回路をアナログ回路で構成
せず、Ａ／Ｄコンバータおよびデジタルフィルタ構成し
たものである。
せず、Ａ／Ｄコンバータおよびデジタルフィルタ構成し
たものである。
【０００６】
【実施例】以下図１ないし図３に基づいて本発明の実施
例を説明する。図１は本発明の一実施例としての回路図
で図４に対応するものである。図１においては図４に対
しＦＳＫ信号判別回路３，４およびＦＳＫ信号比較回路
５の部分がＡ／Ｄコンバータ１０に置換わり、ＣＰＵ６
が６Ａに置換わっている。そしてＣＰＵ６Ａ内にはその
機能の１部であるソフトウェアのデジタルフィルタ２０
が設けられている。図１では入来するＦＳＫ信号Ｓは図
３に示す伝達特性を持つアクティブフィルタ１により、
ノイズを除去され、増幅器２で増幅されＡ／Ｄコンバー
タ１０へ入力される。なお図２においてｆ１はＦＳＫ信
号Ｓを構成する２つの信号周波数成分（変調周波数）の
うち低位側の信号周波数（この例ではマーク信号）、ｆ
２は同じく高位側の信号周波数（この例ではスペース信
号）である。
例を説明する。図１は本発明の一実施例としての回路図
で図４に対応するものである。図１においては図４に対
しＦＳＫ信号判別回路３，４およびＦＳＫ信号比較回路
５の部分がＡ／Ｄコンバータ１０に置換わり、ＣＰＵ６
が６Ａに置換わっている。そしてＣＰＵ６Ａ内にはその
機能の１部であるソフトウェアのデジタルフィルタ２０
が設けられている。図１では入来するＦＳＫ信号Ｓは図
３に示す伝達特性を持つアクティブフィルタ１により、
ノイズを除去され、増幅器２で増幅されＡ／Ｄコンバー
タ１０へ入力される。なお図２においてｆ１はＦＳＫ信
号Ｓを構成する２つの信号周波数成分（変調周波数）の
うち低位側の信号周波数（この例ではマーク信号）、ｆ
２は同じく高位側の信号周波数（この例ではスペース信
号）である。
【０００７】Ａ／Ｄコンバータ１０は、サンプル・ホー
ルド回路１３，コンパレータ１４，逐次比較ロジック１
５，基準電源１６より構成される逐次比較型を用いる。 すなわちＦＳＫ信号Ｓは、サンプル・ホールド回路１３
に入力され、サンプルされた電圧レベルが保持される。 保持された電圧レベルはコンパレータ４にて基準電源１
６の電圧レベルと比較され、その結果が逐次比較ロジッ
ク５へストアされる。逐次比較ロジック１５はコンパレ
ータ１４の出力により基準電源１６を制御し、保持され
ているＦＳＫ信号の電圧レベルとの比較をコンパレータ
１４にて再度行う。このようにしてＡ／Ｄコンバータ１
０の分解能（Ｎビット）に応じてこの過程がＮ回繰り返
し行われ、逐次比較ロジック１５にはサンプル・ホール
ド回路１３によって保持された電圧値に対応するＮビッ
トのデータがストアされる。ストアされたデータはデー
タバスを介しＣＰＵ６Ａへ送出されると同時に、サンプ
ル・ホールド回路１３はリセットされ、再度ＦＳＫ信号
を取り込み始める。なおこのＡ／Ｄ変換の繰返し周期（
換言すればサンプル・ホールド回路１３のサンプル周期
）はＦＳＫ信号の高位側の変調周波数より充分高く選ば
れているものとする。
ルド回路１３，コンパレータ１４，逐次比較ロジック１
５，基準電源１６より構成される逐次比較型を用いる。 すなわちＦＳＫ信号Ｓは、サンプル・ホールド回路１３
に入力され、サンプルされた電圧レベルが保持される。 保持された電圧レベルはコンパレータ４にて基準電源１
６の電圧レベルと比較され、その結果が逐次比較ロジッ
ク５へストアされる。逐次比較ロジック１５はコンパレ
ータ１４の出力により基準電源１６を制御し、保持され
ているＦＳＫ信号の電圧レベルとの比較をコンパレータ
１４にて再度行う。このようにしてＡ／Ｄコンバータ１
０の分解能（Ｎビット）に応じてこの過程がＮ回繰り返
し行われ、逐次比較ロジック１５にはサンプル・ホール
ド回路１３によって保持された電圧値に対応するＮビッ
トのデータがストアされる。ストアされたデータはデー
タバスを介しＣＰＵ６Ａへ送出されると同時に、サンプ
ル・ホールド回路１３はリセットされ、再度ＦＳＫ信号
を取り込み始める。なおこのＡ／Ｄ変換の繰返し周期（
換言すればサンプル・ホールド回路１３のサンプル周期
）はＦＳＫ信号の高位側の変調周波数より充分高く選ば
れているものとする。
【０００８】Ａ／Ｄコンバータ１０によりデジタル値に
変換された受信データはＣＰＵ６Ａにより図２に示す伝
達特性をもつソフトウェアのデジタルフィルタ２０にて
判別される。すなわちこのデジタルフィルタ２０はマー
ク信号ｆ１以下の周波数の入力信号およびスペース信号
ｆ２以上の周波数の入力信号をそれぞれ識別し得る特性
を持っている。ここでデジタルフィルタ２０はＣＰＵ６
Ａのプログラム上にて構成されているため、ＣＰＵ６Ａ
はＡ／Ｄコンバータ１０よりデータを受け取ると、２つ
の周波数成分ｆ１，ｆ２を分離し、データの識別を行う
。デジタルフィルタはアクティブフィルタと異なり、フ
ィルタとしての理想的な伝達特性が得られるため、ＦＳ
Ｋ信号の２つの信号周波数ｆ１，ｆ２が接近している場
合であってもこの２つの信号周波数の判別を容易に行う
ことができる。
変換された受信データはＣＰＵ６Ａにより図２に示す伝
達特性をもつソフトウェアのデジタルフィルタ２０にて
判別される。すなわちこのデジタルフィルタ２０はマー
ク信号ｆ１以下の周波数の入力信号およびスペース信号
ｆ２以上の周波数の入力信号をそれぞれ識別し得る特性
を持っている。ここでデジタルフィルタ２０はＣＰＵ６
Ａのプログラム上にて構成されているため、ＣＰＵ６Ａ
はＡ／Ｄコンバータ１０よりデータを受け取ると、２つ
の周波数成分ｆ１，ｆ２を分離し、データの識別を行う
。デジタルフィルタはアクティブフィルタと異なり、フ
ィルタとしての理想的な伝達特性が得られるため、ＦＳ
Ｋ信号の２つの信号周波数ｆ１，ｆ２が接近している場
合であってもこの２つの信号周波数の判別を容易に行う
ことができる。
【０００９】
【発明の効果】従来のＦＳＫ信号受信回路ではＦＳＫ信
号判別回路をアナログ回路で構成していたため、回路内
の定数を調整する必要があった。しかし本発明によれば
ＦＳＫ信号をＡ／Ｄ変換したのちデジタルフィルタによ
り２つの信号周波数を判別することとしたので、デジタ
ルフィルタ回路はプログラム上で構成されているために
製作した機器に対する調整作業は必要なくなり、ＦＳＫ
モデム受信回路としての特性の向上が図れる。
号判別回路をアナログ回路で構成していたため、回路内
の定数を調整する必要があった。しかし本発明によれば
ＦＳＫ信号をＡ／Ｄ変換したのちデジタルフィルタによ
り２つの信号周波数を判別することとしたので、デジタ
ルフィルタ回路はプログラム上で構成されているために
製作した機器に対する調整作業は必要なくなり、ＦＳＫ
モデム受信回路としての特性の向上が図れる。
【図１】本発明の実施例としての構成を示す回路図
【図
２】本発明の実施例としてのデジタルフィルタの伝達特
性を示す図
２】本発明の実施例としてのデジタルフィルタの伝達特
性を示す図
【図３】アクティブフィルタの伝達特性を示す図
【図４
】図１に対応する従来回路の構成例を示す図
】図１に対応する従来回路の構成例を示す図
【図５】図
４の各部の波形を示す図
４の各部の波形を示す図
Ｓ ＦＳＫ信号
１ アクティブフィルタ
６Ａ ＣＰＵ
１０ Ａ／Ｄコンバータ
２０ デジタルフィルタ
ｆ１ マーク信号
ｆ２ スペース信号
Claims (3)
- 【請求項１】ＦＳＫ信号を所定のサンプル周期で取込み
、そのつどこの取込んだアナログ値をデジタルデータに
変換するＡ／Ｄコンバータと、このＡ／Ｄコンバータの
出力データを入力しつつ、前記ＦＳＫ信号を構成する２
つの信号周波数を分離識別するデジタルフィルタとを備
えたことを特徴とするＦＳＫ信号受信回路。 - 【請求項２】前記Ａ／Ｄコンバータは逐次比較型である
ことを特徴とする請求項１記載のＦＳＫ信号受信回路。 - 【請求項３】前記デジタルフィルタはＣＰＵを用いて構
成したものであることを特徴とする請求項１または２記
載のＦＳＫ信号受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10616591A JPH04335733A (ja) | 1991-05-13 | 1991-05-13 | Ｆｓｋ信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10616591A JPH04335733A (ja) | 1991-05-13 | 1991-05-13 | Ｆｓｋ信号受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335733A true JPH04335733A (ja) | 1992-11-24 |
Family
ID=14426669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10616591A Pending JPH04335733A (ja) | 1991-05-13 | 1991-05-13 | Ｆｓｋ信号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6122330A (en) * | 1996-09-18 | 2000-09-19 | Motohashi; Teruyuki | Diversity combining |
-
1991
- 1991-05-13 JP JP10616591A patent/JPH04335733A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6122330A (en) * | 1996-09-18 | 2000-09-19 | Motohashi; Teruyuki | Diversity combining |
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