JPH04336337A - 集積回路マイクロプロセッサのバス動作モニタ機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路マイクロプロ
セッサと主記憶装置および入出力装置との間を結合する
バス装置を集積回路マイクロプロセッサの側で駆動制御
するバス・インタフェース装置に関するものである。更
に詳しくは、複数の内部装置からバス・インタフェース
装置に出力されるバス動作要求を外部からモニタ可能な
バス動作モニタ機構に関するものである。

【０００２】

【従来の技術】一般の集積回路マイクロプロセッサは、
主記憶装置との間、入出力装置との間でデータ、命令等
を転送するために、バス装置を介してこれらの外部装置
に結合されている。バス装置としては、データ専用のバ
ス装置と命令専用のバス装置を備えたもの、あるいは主
記憶装置専用のバス装置と入出力装置専用のバス装置を
備えたものなどがある。しかし、一般的に普及している
簡単な構成のバス装置は、単一のバス装置を、時分割使
用して、データおよび命令の転送を行なうと共に主記憶
装置および入出力装置それぞれのためのバス装置として
利用する構成となっている。バス装置は大きく別けて３
種類の信号線群から構成される。そのうちの一つは、主
記憶装置および入出力装置のアドレスを指定するために
使用されるアドレス線群であり、もう一つは、主記憶装
置および入出力装置と集積回路マイクロプロセッサとの
間でデータ、命令を双方向に転送するために使用される
データ線群である。残りの一つは、バス動作の種類、転
送方向、アドレス線およびデータ線に関するタイミング
情報などを知らせるために使用される制御線群である。

【０００３】この構成のバス装置の駆動制御を行う回路
部分がバス・インタフェース装置であり、分離できない
一つながりの動作であるバス・サイクルを単位としてバ
ス装置の信号線群を駆動制御する。このバス・インタフ
ェース装置は、集積回路マイクロプロセッサの規模に応
じて、命令を実行する命令実行装置の一部として実現さ
れることもあれば、命令実行装置とは独立な装置として
実現されることもある。本発明の対象は、後者のように
バス・インタフェース装置を命令実行装置とは独立な装
置として実現される場合である。この場合には、集積回
路内部において両者を結合するために内部バス装置が使
用される。また、集積の規模が大きいとき等には、内部
バス装置に対して、命令実行装置とは別にバス動作を要
求可能なＤＭＡ装置、メモリ管理装置等が結合されるこ
とがある。あるいは、複数の命令実行装置が内部バス装
置に結合される場合がある。

【０００４】このように集積回路マイクロプロセッサの
内部にバス動作を要求可能な複数の内部装置が組み込ま
れている場合には、バス・インタフェース装置は、複数
の内部装置からのバス動作の要求を調整し、優先度の高
い順にバス動作を行なう回路部分が組み込まれるのが一
般的である。複数の内部装置からのバス動作の要求が重
複して発生した場合、低い優先順位が割当られた内部装
置については、バス動作の要求が発生してから実際にバ
ス動作が開始されるまでに時間が掛かることになる。

【０００５】

【発明が解決しようとする課題】ここで、集積回路マイ
クロプロセッサの集積度が上がり内部装置の数が増大す
るに連れて、デバッグ作業、性能評価および性能測定の
ために、内部装置間のバス動作要求の干渉や内部におけ
るデータ転送量の評価が必要になる。そのような作業を
行うためには、集積回路マイクロプロセッサの外部にお
いて、バス動作の要求元の内部装置を判別する必要があ
ると共に、バス動作の要求発生時点から実際のバス動作
の開始時点までの時間的ずれを測定する必要がある。し
かしながら、従来においては、このようなバス動作をモ
ニタすることの必要性については殆ど着目されておらず
、バス動作の要求元の判別およびバス動作の要求から実
際のバス動作が開始されるまでの時間的ずれを外部から
簡単に測定することも不可能であった。

【０００６】本発明の課題は、この点に着目して、集積
回路マイクロプロセッサの外部において、バス動作の要
求元の内部装置を判別でき、またバス動作の要求発生か
ら実際にそのバス動作が開始されるまでの時間的ずれを
測定可能なバス動作モニタ機構を実現することにある。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、命令実行装置に対して内部バス装置を
介して結合された単一のバス・インタフェース装置と、
このバス・インタフェース装置に対して、主記憶装置お
よび入出力装置との間のバス動作の要求を発生可能な複
数の内部装置を有する集積回路マイクロプロセッサにお
いて、バス・インタフェース装置により実行中にあるバ
ス動作がどの内部装置からの要求によるものなのかを示
す第１の情報を外部に出力する第１の出力手段を有する
ことを特徴としている。また、本発明は、バス動作の要
求が出た場合において、その要求元の内部装置がいずれ
の内部装置であるのかを示す第２の情報を外部に出力す
る第２の出力手段を有することを特徴としている。

【０００８】ここに、これらの第１の出力および第２の
出力は、それぞれバス動作の実行開始およびバス動作の
要求の発生に同期させて外部に出力させるようにするこ
とが好ましい。

【０００９】

【実施例】以下に図面を参照して本発明の実施例を説明
する。

【００１０】図１には、本発明の一実施例の主要構成部
分を示してある。本例は、本発明をＣＭＯＳ構造の集積
回路上に構成した３２ビット汎用マイクロプロセッサに
適用した例である。本例のマイクロプロセッサ１は、命
令実行装置２と、バス・インタフェース装置３と、メモ
リ管理装置４とをその主要構成要素としている。これら
の回路は内部バス装置５を介して結合されている。バス
・インタフェース装置３は、データ・バス６、アドレス
・バス７およびコントロール・バス８から構成される外
部バス装置に結合されている。この外部バス装置を介し
て、マイクロプロセッサ１は、主記憶装置（図示せず）
および各種の入出力装置（図示せず）に結合されている
。ここに、１１および１２は本発明の特徴をなす第１お
よび第２の出力回路であり、それぞれバス・インタフェ
ース装置３に結合されている。

【００１１】上記のバス・インタフェース装置３は、各
バス６、７、８を構成する信号線群を使用して主記憶装
置および入出力装置に対して情報の転送を行う。また、
後述するように、第１および第２の出力回路１１、１２
に対して、それらの回路出力の生成に必要な信号を供給
する。命令実行装置２は、主記憶装置から外部バス装置
を介してフェッチされた機械語命令を実行する装置であ
り、例えば、３２ビットの汎用レジスタを３４本、３２
ビットの算術演算ユニットを２本、その他に約５０本の
制御レジスタおよびテンポラリ・レジスタを備え、計３
組で各３２ビット構成の５個の命令実行装置内部バスに
よりレジスタ間が結合されており、これらの制御のため
に３つのＰＬＡを中心とする有限状態機械とランダム論
理による制御回路を有している。次に、メモリ管理装置
４は、ページング方式を用いて仮想記憶を行うために、
連想メモリ、制御回路および制御レジスタを内部に備え
ている。連想メモリにヒットしない場合には、命令実行
装置とは別個に主記憶装置内のベージ・テーブルを検索
する能力を有しており、この検索過程においてバス動作
を要求する。内部バス装置５は、メモリ管理装置４また
は命令実行装置３がバス・インタフェース装置３との間
でアドレス、データを転送するために使用され、３２ビ
ットの内部アドレス・バスと、３２ビットの内部データ
・バスの２つから構成されている。

【００１２】ここに、上述したように本例のマイクロプ
ロセッサ１は、バス動作を要求可能な内部装置として、
バス・インタフェース装置３の他に命令実行装置２とメ
モリ管理装置４の二つを有している。命令実行装置２が
バス・インタフェース装置３に対して出力する命令実行
装置バス動作要求信号Ｓ２は、命令実行装置２が主記憶
装置に対して操作を行いたい場合にバス・インタフェー
ス装置３に対してバス動作を要求するために使用する信
号であり、６ビット構成となっている。この命令実行装
置２は、入出力装置、割り込み制御装置（図示せず）あ
るいは外部の算術演算装置などにもアクセスする必要が
あり、また主記憶装置に対するアクセス方法も多岐に渡
るので、信号のビット数が多くなっている。これに対し
て、メモリ管理装置バス動作要求信号Ｓ４は、メモリ管
理装置４が主記憶装置９に対して操作を行いたい場合に
バス・インタフェース装置３に対してバス動作を要求す
るために使用する信号であり、２ビット構成となってい
る。

【００１３】次に、外部バス装置のコントロール・バス
８を介して転送される制御入出力としては、例えば、バ
ス動作の種別を示すＷＲ／ＲＤ＃、ＤＡＴ／Ｃ＃、ＭＥ
Ｍ／ＩＯ＃の３ビットの出力信号と、アドレス・バス７
およびデータ・バス６などの出力タイミングを示すＲＷ
Ｔ＃、ＡＳＳＴＢ＃、ＤＣＳ＃の３ビットの出力信号と
、外部よりバス・サイクルの長さおよびそのタイミング
を制御するためのＮＸＴＡ＃、ＢＲＥＡＤＹ＃の２ビッ
トの入力信号と、バス・ホールド要求を受け付けるＨＬ
ＤＲＥＱ入力信号および要求を受け付けたことを示すＨ
ＬＤＡＣＫ出力信号の２ビットとがある。出力信号のう
ち、ＨＬＤＡＣＫ出力信号を除く６ビットの出力信号は
、集積回路マイクロプロセッサ１の外部のバス・マスタ
（図示せず）から発生したバス・ホールド要求がバス・
インタフェース装置３によって受け付けられた場合に高
インピーダンス状態とされる。このために、コントロー
ル・バス８の駆動回路（図示せず）はトライステート型
のものを使用している。一方、外部バス装置のデータ・
バス６は、双方向に情報を伝達可能な１６ビットの信号
線群から構成されている。信号の伝達方向は、コントロ
ール・バス８における制御入出力信号群のうちのＷＲ／
ＲＤ＃信号から判断することができる。なお、本例の集
積回路マイクロプロセッサ１は内部が３２ビット構成と
なっているので、内部の３２ビット・データは外部バス
装置の２バス・サイクルを使用して処理される。また、
８ビット・データの処理は、１６ビットのうちの下位ま
たは上位の８ビットのみが使用される。このような処理
方法の判別は、アドレス・バス７におけるバイト操作用
出力に基づき行われる。データ・バス６の駆動回路はト
ライステート型の回路から構成され、外部のバス・マス
タからのバス・ホールド要求がバス・インタフェース装
置３により受付られたときに、データ・バスを高インピ
ーダンス状態に設定できるようになっている。

【００１４】次に、アドレス・バス７は、集積回路マイ
クロプロセッサ１から主記憶装置、入出力装置に向かう
方向に情報を伝達可能な３１ビットの信号線群から構成
されている。これらのうち、２９ビット分が真のアドレ
ス信号であり、残りの２ビットはバイト操作用出力であ
る。本例の集積回路マイクロプロセッサ１はバイト単位
にアドレスを振り分けているが、データ・バス６の幅が
１６ビットであるので、データ・バスの上位または下位
８ビットのそれぞれの有効無効を示すバイト操作用出力
をもっている。２９ビットのアドレスにより５１２Ｍバ
イトの主記憶装置にアクセスすることが可能である。本
例においては、内部では３２ビットのアドレスを生成し
ているが、組み立て技術上２９ビット分のアドレスのみ
を出力している。２９ビットのアドレスの下位１６ビッ
トのみを使用して入出力装置のアドレスも指定できる。 この場合、主記憶装置アドレスか入出力装置アドレスか
は、制御入出力信号群のうちのＭＥＭ／ＩＯ＃信号によ
り判別される。アドレス・バス７の駆動回路もトライス
テート型の回路から構成され、バス・インタフェース装
置３が外部のバス・マスタからのバス・ホールド信号を
受け付けたときに、アドレス・バス７を高インピーダン
ス状態に設定できるようになっている。

【００１５】図２を参照して、本発明の特徴部分である
第１および第２の出力回路１１、１２、およびこれらに
関与するバス・インタフェース装置３の回路部分を説明
する。まず、バス・インタフェース装置３は、バス・イ
ンタフェース装置３の内部からのバス動作要求信号Ｓ３
を受け付けて一時記憶するための第１のバス動作要求一
時記憶装置３１と、メモリ管理装置４からのバス動作要
求信号Ｓ４を受け取って一時記憶するための第２のバス
動作要求一時記憶装置３２と、命令実行装置２からのバ
ス動作要求信号Ｓ２を受け付けて一時記憶するための第
３のバス動作要求一時記憶装置３３とを備えている。３
４はプライオリタイズ回路であり、第１ないし第３のバ
ス動作要求一時記憶装置３１、３２、３３で受け付けら
れたバス動作要求のうちの最も優先順位の高いものを１
つ選択して、実行すべきバス動作要求として出力する。 ３５は制御信号生成用ステート・マシンであり、プライ
オリタイズ回路３４から出力されたバス動作要求に対し
て、アドレス・バス７、データ・バス６およびコントロ
ール・バス８の全てを制御する。

【００１６】次に、第１の出力回路１１は動作元判別出
力１１Ｓ（第１の情報）を外部に出力するための回路で
ある。動作元判別出力１１Ｓは、ＢＥＰ０、ＢＥＰ１と
名付けられたエンコードされた２ビットの出力信号であ
り、アドレス・バス７のアドレス信号と同一のタイミン
グで出力される。これらの出力の組み合わせにより、現
在実行されているバス動作がメモリ管理装置４の要求な
のか、命令実行装置２の要求なのか、あるいはバス・イ
ンタフェース装置３の内部の要求なのかを示す。この信
号を出力する第１の出力回路１１は、その内部に、アド
レス・バスと同様に高インピーダンス状態に設定できる
トライステート型の駆動回路から構成された外部信号出
力回路１１１と、タイミング調整／エンコード回路１１
２とを有している。タイミング調整／エンコード回路１
１２には、バス・インタフェース装置３の制御信号生成
用ステート・マシン３５からアドレス・バス７を制御す
るための信号が供給されている。このタイミング調整／
エンコード回路１１２は、この信号に基づき、バス・イ
ンタフェース装置３のプライオリタイズ回路３４から供
給される情報を一時遅延させることによりタイミング調
整を行う。また、タイミング調整に先立って、プライオ
リタイズ回路３４が受け付けた内部装置（２、３、４）
のそれぞれに対応する信号を受け取ってエンコードする
操作も行う。

【００１７】一方、第２の出力回路１２は動作要求モニ
タ出力１２Ｓ（第２の情報）を外部に出力するための回
路である。この動作要求モニタ出力１２Ｓは、Ｂ、Ｅ、
Ｐと名付けられた３ビットの出力信号であり、それぞれ
順にバス・インタフェース装置３の内部、命令実行装置
２、メモリ管理装置４に対応している。これらの内部装
置からバス動作要求が発生すると、実際の実行中にある
バス動作とは無関係に、即座にバス動作要求を発生した
内部装置に対応する出力信号１２Ｓが出力される。この
動作要求モニタ出力１２Ｓはエンコードされていないの
で、上記の動作元判別出力１１Ｓとは異なり、同時に複
数の内部装置からバス動作要求が出たことを示すことが
できる。この信号１２Ｓを出力する第２の出力回路１２
は、制御信号出力と同様に高インピーダンス状態に設定
可能なトライステート型の駆動回路から構成された外部
信号出力回路１２１と、ワンショット回路１２２とを備
えている。ワンショット回路１２２は、上記の第１ない
し第３のバス動作要求一時記憶装置３１ないし３３がバ
ス動作要求信号を受け取ったことを検出するとパルス出
力を発生する。発生したパルス出力は外部信号出力回路
１２１を介して動作要求モニタ出力１２Ｓとして外部に
出力される。

【００１８】このように構成した本例の集積回路マイク
ロプロセッサ１において、内部装置（３、４、２）から
バス動作要求が発生すると、バス動作要求は、内部装置
に対応して配置したバス動作要求一時記憶装置３１ない
し３３を介してプライオリタイズ回路３４において予め
設定されている優先順位に従って、最も優先順位の高い
バス動作要求が一つ選択され、それが制御信号生成用ス
テート・マシン３５に供給される。この結果、選択され
たバス動作が開始される。ここに、バス動作要求は、同
時に第２の出力回路１２のワンショット回路１２２にも
供給される。ワンショット回路１２２からは、バス動作
要求を出した内部回路に対応するビット線にパルス出力
が出される。この出力は、外部信号出力回路１２１を介
して動作要求モニタ出力１２Ｓとして外部に出力される
。この出力１２Ｓは前述したようにＢ、Ｅ、Ｐの３ビッ
トからなっており、Ｂのビット線にパルス出力が現れた
ときには、バス・インタフェース装置３の内部でバス動
作要求が出たことが分かる。また、パルス出力の現れた
時点はバス動作要求の発生時点を表している。一方、第
１の出力回路１１においては、そのタイミング調整／エ
ンコード回路１１２において、実際に選択されたバス動
作要求およびその動作開始時点が検出され、これを反映
した動作元判別出力１１Ｓが外部信号出力回路１１１か
ら外部に出力される。すなわち、バス動作の開始に同期
して、そのバス動作の要求元を示す状態に設定されたビ
ット（ＢＥＰ０、ＢＥＰ１）出力が出される。

【００１９】このように、本例によれば、バス動作の実
行開始時期およびその要求を出した内部装置を外部から
検出できる。また、実行中のバス動作に関わりなく、バ
ス動作の要求が出された時点およびバス動作要求を出し
ている内部装置を外部から検出できる。さらには、バス
動作要求が出された時点からそれが実際に開始されるま
での時間的ずれも検出することができる。

【００２０】

【発明の効果】以上説明したように、本発明の集積回路
マイクロプロセッサにおいては、実行中にあるバス動作
要求を出している内部装置を外部から検出でき、また、
実行中にあるバス動作要求とは無関係にバス動作要求を
出している内部回路を外部から検出できるようになって
いる。従って、本発明を適用することにより、外部の簡
単なハードウエアを用いて集積回路マイクロプロセッサ
内部の干渉等を検出でき、従来では行われていなかった
ソフトウエア／ハードウエアの最適化作業を行えるよう
になる。

【００２１】また、本発明によれば、バス動作の要求か
ら実際のバス動作の開始までの時間的ずれを測定するこ
とができる。従って、内部装置相互のバス動作上の競合
に起因するソフトウエア上のスピードのネックとなって
いる特定のプログラムルーチンを簡単に発見でき、この
ようなプログラムを重点的に改良することによりソフト
ウエアの動作スピートの改善を従来に比べて容易に行う
ことが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例である３２ビット汎用集積回
路マイクロプロセッサの主要部分を示す概略ブロック図
である。

【図２】図１に示す集積回路マイクロプロセッサのうち
の本発明に関連のある主要部分を示す部分ブロック図で
ある。

【符号の説明】

１・・・集積回路マイクロプロセッサ ２・・・命令実行装置 ３・・・バス・インタフェース装置 ３１、３２、３３・・・バス動作要求一時記憶装置３４
・・・プライオリタイズ回路 ３５・・・制御信号生成用ステート・マシン６・・・デ
ータ・バス ７・・・アドレス・バス ８・・・コントロール・バス １１・・・第１の出力回路 １１１・・・外部信号出力回路 １１２・・・タイミング調整／エンコード回路１２・・
・第２の出力回路 １２１・・・外部信号出力回路 １２２・・・ワンショット回路 １１Ｓ（ＢＥＰ０、ＢＥＰ１）・・・動作元判別出力（
第１の情報） １２Ｓ（Ｂ、Ｅ、Ｐ）・・・動作要求モニタ出力（第２
の情報）

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　集積回路マイクロプロセッサ内にあっ
   て集積回路マイクロプロセッサと主記憶装置および入出
   力装置との間を結合するバス装置を駆動制御する単一の
   バス・インタフェース装置と、このバス・インタフェー
   ス装置を介して前記バス装置に対してバス動作を要求可
   能な複数の内部装置と、前記バス・インタフェース装置
   により実行中にあるバス動作の要求元が前記内部装置の
   うちのいずれであるのかを示す第１の情報を外部に出力
   する第１の出力手段とを有することを特徴とする集積回
   路マイクロプロセッサのバス動作モニタ機構。
2. 【請求項２】　　請求項１において、前記第１の出力手
   段は、前記第１の情報を、前記バス・インタフェース装
   置によるバス動作の実行開始に同期させて出力すること
   を特徴とする集積回路マイクロプロセッサのバス動作モ
   ニタ機構。
3. 【請求項３】　　集積回路マイクロプロセッサと主記憶
   装置および入出力装置とを結合するバス装置を駆動制御
   する単一のバス・インタフェース装置と、このバス・イ
   ンタフェース装置を介して前記バス装置に対してバス動
   作を要求可能な複数の内部装置と、前記バス・インタフ
   ェース装置に出されたバス動作の要求元が複数の前記内
   部装置のいずれであるのかを示す第２の情報を外部に出
   力する第２の出力手段とを有することを特徴とする集積
   回路マイクロプロセッサのバス動作モニタ機構。
4. 【請求項４】　　請求項３において、前記第２の出力手
   段は、前記第２の情報を、前記バス動作の要求の発生と
   同期させて出力することを特徴とする集積回路マイクロ
   プロセッサのバス動作モニタ機構。
5. 【請求項５】　　請求項１または２において、さらに、
   請求項３に記載の第２の出力手段を有していることを特
   徴とする集積回路マイクロプロセッサのバス動作モニタ
   機構。
6. 【請求項６】　　請求項１または２において、さらに、
   請求項４に記載の第２の出力手段を有していることを特
   徴とする集積回路マイクロプロセッサのバス動作モニタ
   機構。