JPH04336724A - シリアル受信装置 - Google Patents
シリアル受信装置Info
- Publication number
- JPH04336724A JPH04336724A JP3107462A JP10746291A JPH04336724A JP H04336724 A JPH04336724 A JP H04336724A JP 3107462 A JP3107462 A JP 3107462A JP 10746291 A JP10746291 A JP 10746291A JP H04336724 A JPH04336724 A JP H04336724A
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- JP
- Japan
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- serial
- data
- level
- output
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- Pending
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はシリアル受信装置の改良
に関し、特にシリアルデータ受信の同期化に関するもの
である。
に関し、特にシリアルデータ受信の同期化に関するもの
である。
【０００２】
【従来の技術】図２は従来のシリアル受信装置の一例を
示すブロック図であって、１０はシリアルクロックを入
力するシリアルクロック入力手段、２０はシリアル受信
データを入力するシリアルデータ入力手段、３０はシリ
アルデータの１ブロックあたりのビット数を設定するレ
ジスタ手段、４０は設定されたデータをシリアルクロッ
ク入力手段１０からのクロックによりダウンカウントし
ていくカウンタ手段、５０はカウンタ手段４０の出力が
カウント動作によりアンダーフローしたことを判定する
比較手段、６０は比較手段５０の出力を示すシリアル受
信終了フラグ、７０はシリアルクロック入力手段１０か
らのクロックによりシリアルデータ入力手段２０のデー
タをシフト入力するシフトレジスタ手段、８０はシフト
レジスタ手段７０のパラレルデータを出力するデータ出
力手段である。
示すブロック図であって、１０はシリアルクロックを入
力するシリアルクロック入力手段、２０はシリアル受信
データを入力するシリアルデータ入力手段、３０はシリ
アルデータの１ブロックあたりのビット数を設定するレ
ジスタ手段、４０は設定されたデータをシリアルクロッ
ク入力手段１０からのクロックによりダウンカウントし
ていくカウンタ手段、５０はカウンタ手段４０の出力が
カウント動作によりアンダーフローしたことを判定する
比較手段、６０は比較手段５０の出力を示すシリアル受
信終了フラグ、７０はシリアルクロック入力手段１０か
らのクロックによりシリアルデータ入力手段２０のデー
タをシフト入力するシフトレジスタ手段、８０はシフト
レジスタ手段７０のパラレルデータを出力するデータ出
力手段である。
【０００３】次に、前記従来例の動作を説明する。あら
かじめシリアルデータの１ブロックあたりのビット数を
レジスタ手段３０に設定記憶し、初期状態でレジスタ手
段３０のデータをカウンタ手段４０に設定する。次に、
シリアルクロック入力手段１０からのクロックによって
カウンタ手段４０はダウンカウントし、同時にシリアル
データ入力手段２０のデータをシフトレジスタ手段７０
にてデータをシフト入力する。カウンタ手段４０の出力
は比較手段５０にてカウンタのアンダーフローが検出さ
れ、シリアル受信終了フラグ６０をセットする。シリア
ル受信終了フラグ６０の出力は、レジスタ手段３０の出
力をカウンタ手段４０に設定する信号となる。シフトレ
ジスタ手段７０の出力はデータ出力手段８０から出力さ
れる。シリアル受信終了フラグ６０はマイクロコンピュ
ータなどへの割り込み入力信号となる。
かじめシリアルデータの１ブロックあたりのビット数を
レジスタ手段３０に設定記憶し、初期状態でレジスタ手
段３０のデータをカウンタ手段４０に設定する。次に、
シリアルクロック入力手段１０からのクロックによって
カウンタ手段４０はダウンカウントし、同時にシリアル
データ入力手段２０のデータをシフトレジスタ手段７０
にてデータをシフト入力する。カウンタ手段４０の出力
は比較手段５０にてカウンタのアンダーフローが検出さ
れ、シリアル受信終了フラグ６０をセットする。シリア
ル受信終了フラグ６０の出力は、レジスタ手段３０の出
力をカウンタ手段４０に設定する信号となる。シフトレ
ジスタ手段７０の出力はデータ出力手段８０から出力さ
れる。シリアル受信終了フラグ６０はマイクロコンピュ
ータなどへの割り込み入力信号となる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、シリアルデータのデータブロックの先頭ビッ
トを認識することが出来ない。このため、シリアルクロ
ック信号に１パルス以上のノイズが発生すると、取り込
んだデータの信頼性が著しく低下するという欠点を有し
ていた。
来例では、シリアルデータのデータブロックの先頭ビッ
トを認識することが出来ない。このため、シリアルクロ
ック信号に１パルス以上のノイズが発生すると、取り込
んだデータの信頼性が著しく低下するという欠点を有し
ていた。
【０００５】
【課題を解決するための手段】以上の欠点を解決するた
めに、本発明では、シルアル受信クロックの電圧レベル
を変化させることにより、シリアルデータのデータブロ
ックの先頭ビットを認識することとする。
めに、本発明では、シルアル受信クロックの電圧レベル
を変化させることにより、シリアルデータのデータブロ
ックの先頭ビットを認識することとする。
【０００６】つまり、本発明のシリアル受信装置の具体
的な構成は、シリアル受信クロックを入力する第１の入
力端子と、シリアル受信データを入力する第２の入力端
子と、シリアルデータのビット数を記憶するレジスタ手
段と、前記第１の入力端子からの入力レベルが設定レベ
ルであることを判別する第１の判別手段と、前記第１の
入力端子からの入力レベルが前記設定レベル以下である
ことを判別する第２の判別手段と、前記第１の判別手段
の出力により前記レジスタ手段の出力をセットし、前記
第２の判別手段の出力によりダウンカウントするカウン
タ手段と、前記第２の入力端子から入力するデータを前
記第２の判別手段の出力によりシフト入力するシフトレ
ジスタ手段と、前記カウンタ手段のアンダーフローを判
定する比較手段とを有する構成としている。
的な構成は、シリアル受信クロックを入力する第１の入
力端子と、シリアル受信データを入力する第２の入力端
子と、シリアルデータのビット数を記憶するレジスタ手
段と、前記第１の入力端子からの入力レベルが設定レベ
ルであることを判別する第１の判別手段と、前記第１の
入力端子からの入力レベルが前記設定レベル以下である
ことを判別する第２の判別手段と、前記第１の判別手段
の出力により前記レジスタ手段の出力をセットし、前記
第２の判別手段の出力によりダウンカウントするカウン
タ手段と、前記第２の入力端子から入力するデータを前
記第２の判別手段の出力によりシフト入力するシフトレ
ジスタ手段と、前記カウンタ手段のアンダーフローを判
定する比較手段とを有する構成としている。
【０００７】
【作用】以上の構成により、本発明では、第１の入力端
子からの入力レベルが設定レベルに変化する毎に、カウ
ンタ手段が第１の判別手段の出力によりレジスタ手段の
出力をセットすることが繰返されるので、シリアル受信
データのブロック単位での同期化を図り得るシリアル受
信装置を得ることができる。
子からの入力レベルが設定レベルに変化する毎に、カウ
ンタ手段が第１の判別手段の出力によりレジスタ手段の
出力をセットすることが繰返されるので、シリアル受信
データのブロック単位での同期化を図り得るシリアル受
信装置を得ることができる。
【０００８】
【実施例】以下、本発明の一実施例を図１及び図３ない
し図６を参照しながら説明する。図１は本発明のシリア
ル受信装置のブロック図の一例であって、１０はシリア
ル受信クロックを入力する第１の入力端子としてのシリ
アルクロック入力手段、２０はシリアル受信データを入
力する第２の入力端子としてのシリアルデータ入力手段
、１００は前記シリアルクロック入力手段１０からの入
力信号レベルが設定値であることを判別する第１のレベ
ル判別手段、１１０は前記シリアルクロック入力手段１
０からの入力信号レベルが前記設定値以下であることを
判別する第２のレベル判別手段、３０はシリアルデータ
の１ブロックあたりのビット数を記憶するレジスタ手段
、４０は前記第１のレベル判別手段１００の出力により
レジスタ手段３０の出力を入力し、このセットされたデ
ータを前記第１のレベル判別手段１１０からのクロック
出力によりダウンカウントしていくカウンタ手段、５０
はカウンタ手段４０の出力がカウント動作によりアンダ
ーフローしたことを判定する比較手段、６０は比較手段
５０の出力を示すシリアル受信終了フラグ、７０はシリ
アルデータ入力手段２０から入力するデータを前記第２
のレベル判別手段１１０からのクロックによりシフト入
力するシフトレジスタ手段、８０はシフトレジスタ手段
７０のパラレルデータを出力するデータ出力手段である
。
し図６を参照しながら説明する。図１は本発明のシリア
ル受信装置のブロック図の一例であって、１０はシリア
ル受信クロックを入力する第１の入力端子としてのシリ
アルクロック入力手段、２０はシリアル受信データを入
力する第２の入力端子としてのシリアルデータ入力手段
、１００は前記シリアルクロック入力手段１０からの入
力信号レベルが設定値であることを判別する第１のレベ
ル判別手段、１１０は前記シリアルクロック入力手段１
０からの入力信号レベルが前記設定値以下であることを
判別する第２のレベル判別手段、３０はシリアルデータ
の１ブロックあたりのビット数を記憶するレジスタ手段
、４０は前記第１のレベル判別手段１００の出力により
レジスタ手段３０の出力を入力し、このセットされたデ
ータを前記第１のレベル判別手段１１０からのクロック
出力によりダウンカウントしていくカウンタ手段、５０
はカウンタ手段４０の出力がカウント動作によりアンダ
ーフローしたことを判定する比較手段、６０は比較手段
５０の出力を示すシリアル受信終了フラグ、７０はシリ
アルデータ入力手段２０から入力するデータを前記第２
のレベル判別手段１１０からのクロックによりシフト入
力するシフトレジスタ手段、８０はシフトレジスタ手段
７０のパラレルデータを出力するデータ出力手段である
。
【０００９】図３はシリアルクロック入力手段１０に入
力するシリアルクロック信号を示し、図４はシリアルデ
ータ入力手段２０に入力するシリアルデータ信号を示す
。また、図５は第１のレベル判別手段１００の出力波形
を示し、図６は第２のレベル判別手段１１０の出力波形
を示す。
力するシリアルクロック信号を示し、図４はシリアルデ
ータ入力手段２０に入力するシリアルデータ信号を示す
。また、図５は第１のレベル判別手段１００の出力波形
を示し、図６は第２のレベル判別手段１１０の出力波形
を示す。
【００１０】本実施例では、シリアルデータの１ブロッ
クあたりのビット数を「８」に設定しており、レジスタ
手段３０に設定する値は「８」から「１」を減じた「７
」である。シリアルクロック入力手段１０に先ず、図３
に示すシリアルクロックの１番目のパルス（図中ＶＨレ
ベルからＶＭレベルに変化した点）が入力されると、第
１のレベル判別手段１００は入力レベルが前記設定レベ
ル（ＶＭレベル）であることを判別し、図５に示すよう
に入力レベルが設定レベル（ＶＭレベル）にある間、Ｖ
Ｌレベルとなる波形を出力する。同様に、第２のレベル
判別手段１１０は設定レベル（ＶＭレベル）以下である
ことを判別し、図６に示す出力波形となる。
クあたりのビット数を「８」に設定しており、レジスタ
手段３０に設定する値は「８」から「１」を減じた「７
」である。シリアルクロック入力手段１０に先ず、図３
に示すシリアルクロックの１番目のパルス（図中ＶＨレ
ベルからＶＭレベルに変化した点）が入力されると、第
１のレベル判別手段１００は入力レベルが前記設定レベ
ル（ＶＭレベル）であることを判別し、図５に示すよう
に入力レベルが設定レベル（ＶＭレベル）にある間、Ｖ
Ｌレベルとなる波形を出力する。同様に、第２のレベル
判別手段１１０は設定レベル（ＶＭレベル）以下である
ことを判別し、図６に示す出力波形となる。
【００１１】次に、図３に示すシリアルクロックの２番
目以降のパルス（図中ＶＨレベルからＶＬレベルに変化
した点）が入力されると、第１のレベル判別手段１００
は設定レベル（ＶＭレベル）ではないことを判別し、図
５に示すようにＶＨレベルを出力する。同様に、第２の
レベル判別手段１１０は設定レベル（ＶＭレベル）以下
であることを判別し、図６に示す出力波形となる。
目以降のパルス（図中ＶＨレベルからＶＬレベルに変化
した点）が入力されると、第１のレベル判別手段１００
は設定レベル（ＶＭレベル）ではないことを判別し、図
５に示すようにＶＨレベルを出力する。同様に、第２の
レベル判別手段１１０は設定レベル（ＶＭレベル）以下
であることを判別し、図６に示す出力波形となる。
【００１２】レジスタ手段３０に設定された値「７」は
図５に示す信号のＶＬレベルでカウンタ手段４０に設定
され、カウンタ手段４０は図６に示す信号のパルスの立
ち上がりエッジ毎に設定値「７」のダウンカウント動作
をする。比較手段５０によりカウンタ手段４０の出力が
アンダーフローしたことが判別されれば、シリアル受信
終了フラグ６０によりシリアル受信の終了が判定できる
。また、シリアルデータ入力手段２０には図４のデータ
が入力され、このデータは図６に示す信号の立ち上がり
エッジ毎にシフトレジスタ手段７０によりシフト入力さ
れ、データ出力手段８０よりパラレルデータとして出力
される。
図５に示す信号のＶＬレベルでカウンタ手段４０に設定
され、カウンタ手段４０は図６に示す信号のパルスの立
ち上がりエッジ毎に設定値「７」のダウンカウント動作
をする。比較手段５０によりカウンタ手段４０の出力が
アンダーフローしたことが判別されれば、シリアル受信
終了フラグ６０によりシリアル受信の終了が判定できる
。また、シリアルデータ入力手段２０には図４のデータ
が入力され、このデータは図６に示す信号の立ち上がり
エッジ毎にシフトレジスタ手段７０によりシフト入力さ
れ、データ出力手段８０よりパラレルデータとして出力
される。
【００１３】したがって、本実施例では、シルアルクロ
ック入力手段１０のシリアル受信クロックの入力レベル
が設定レベル（ＶＭレベル）となる毎にカウンタ手段４
０がレジスタ手段３０の出力をセットすることを繰返す
ので、シリアルデータ受信時の通信開始を正しく判定す
ることができる。
ック入力手段１０のシリアル受信クロックの入力レベル
が設定レベル（ＶＭレベル）となる毎にカウンタ手段４
０がレジスタ手段３０の出力をセットすることを繰返す
ので、シリアルデータ受信時の通信開始を正しく判定す
ることができる。
【００１４】
【発明の効果】以上説明したように、本発明のシリアル
受信装置によれば、シリアルデータ受信時の通信開始を
正しく判定することができるので、シリアルクロック信
号に１パルス以上のノイズが発生しても、シルアルデー
タのデータブロックの先頭ビットを正しく認識すること
ができる。
受信装置によれば、シリアルデータ受信時の通信開始を
正しく判定することができるので、シリアルクロック信
号に１パルス以上のノイズが発生しても、シルアルデー
タのデータブロックの先頭ビットを正しく認識すること
ができる。
【００１５】同様に、シリアル受信クロックのレベルを
判別する手段を複数構成すれば、シリアル受信データの
ヘッダ検出だけでなく、シリアル受信データを複数個で
１ブロックを構成するようなシステムのシリアルブロッ
クのヘッダ検出に利用することもできる。
判別する手段を複数構成すれば、シリアル受信データの
ヘッダ検出だけでなく、シリアル受信データを複数個で
１ブロックを構成するようなシステムのシリアルブロッ
クのヘッダ検出に利用することもできる。
【図１】本発明の一実施例のシリアル受信装置のブロッ
ク構成を示す図である。
ク構成を示す図である。
【図２】従来のシリアル受信装置のブロック構成を示す
図である。
図である。
【図３】シリアル受信クロックの波形を示す図である。
【図４】シリアルデータの波形を示す図である。
【図５】第１のレベル判別手段の出力波形を示す図であ
る。
る。
【図６】第２のレベル判別手段の出力波形を示す図であ
る。
る。
１０ シリアルクロック入力手段（第１
の入力端子） ２０ シリアルデータ入力手段（第２の
入力端子） ３０ レジスタ手段 ４０ カウンタ手段 ５０ 比較手段 ６０ シリアル受信終了フラグ７０
シフトレジスタ手段８０
データ出力手段 １００ 第１のレベル判別手段（第１の
判別手段） １１０ 第２のレベル判別手段（第２の
判別手段）
の入力端子） ２０ シリアルデータ入力手段（第２の
入力端子） ３０ レジスタ手段 ４０ カウンタ手段 ５０ 比較手段 ６０ シリアル受信終了フラグ７０
シフトレジスタ手段８０
データ出力手段 １００ 第１のレベル判別手段（第１の
判別手段） １１０ 第２のレベル判別手段（第２の
判別手段）
Claims (1)
- 【請求項１】シリアル受信クロックを入力する第１の入
力端子と、シリアル受信データを入力する第２の入力端
子と、シリアルデータのビット数を記憶するレジスタ手
段と、前記第１の入力端子からの入力レベルが設定レベ
ルであることを判別する第１の判別手段と、前記第１の
入力端子からの入力レベルが前記設定レベル以下である
ことを判別する第２の判別手段と、前記第１の判別手段
の出力により前記レジスタ手段の出力をセットし、前記
第２の判別手段の出力によりダウンカウントするカウン
タ手段と、前記第２の入力端子から入力するデータを前
記第２の判別手段の出力によりシフト入力するシフトレ
ジスタ手段と、前記カウンタ手段のアンダーフローを判
定する比較手段とを有することを特徴とするシリアル受
信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107462A JPH04336724A (ja) | 1991-05-13 | 1991-05-13 | シリアル受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107462A JPH04336724A (ja) | 1991-05-13 | 1991-05-13 | シリアル受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336724A true JPH04336724A (ja) | 1992-11-24 |
Family
ID=14459797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107462A Pending JPH04336724A (ja) | 1991-05-13 | 1991-05-13 | シリアル受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336724A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7221198B2 (en) | 2003-09-19 | 2007-05-22 | Sanyo Electric Co., Ltd. | Interface circuit and a clock output method therefor |
| JP2008227609A (ja) * | 2007-03-08 | 2008-09-25 | Sanyo Electric Co Ltd | シリアル／パラレル変換回路、液晶表示駆動回路 |
| JP2010244259A (ja) * | 2009-04-03 | 2010-10-28 | Sanyo Electric Co Ltd | インターフェース回路 |
-
1991
- 1991-05-13 JP JP3107462A patent/JPH04336724A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7221198B2 (en) | 2003-09-19 | 2007-05-22 | Sanyo Electric Co., Ltd. | Interface circuit and a clock output method therefor |
| US7724060B2 (en) | 2003-09-19 | 2010-05-25 | Sanyo Electric Co., Ltd. | Interface circuit and a clock output method therefor |
| JP2008227609A (ja) * | 2007-03-08 | 2008-09-25 | Sanyo Electric Co Ltd | シリアル／パラレル変換回路、液晶表示駆動回路 |
| JP2010244259A (ja) * | 2009-04-03 | 2010-10-28 | Sanyo Electric Co Ltd | インターフェース回路 |
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