JPH04336813A - Ｒ−２ｒラダー型ｄ／ａコンバータ - Google Patents
Ｒ−２ｒラダー型ｄ／ａコンバータInfo
- Publication number
- JPH04336813A JPH04336813A JP3109296A JP10929691A JPH04336813A JP H04336813 A JPH04336813 A JP H04336813A JP 3109296 A JP3109296 A JP 3109296A JP 10929691 A JP10929691 A JP 10929691A JP H04336813 A JPH04336813 A JP H04336813A
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- signal
- resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、Ｒ−２Ｒラダー型Ｄ
／Ａコンバータに関し、特に、出力信号の変化可能な電
圧の範囲を広げることのできるＲ−２Ｒラダー型Ｄ／Ａ
コンバータに関する。
／Ａコンバータに関し、特に、出力信号の変化可能な電
圧の範囲を広げることのできるＲ−２Ｒラダー型Ｄ／Ａ
コンバータに関する。
【０００２】
【従来の技術】図２は、ＣＲＴに与えられる映像信号レ
ベルを変換する映像信号レベル変換回路のブロック図で
ある。図２を参照して、この変換回路は、Ｒ，Ｇおよび
Ｂについて映像信号ＳＲ ，ＳＧ およびＳＢ を発生
する映像信号処理回路１と、発生された映像信号のレベ
ルをＣＰＵ３から与えられるデータＤ１ないしＤｎに応
答して変換するＤ／Ａコンバータ２と、レベル変換され
た映像信号ＳＲＯ，ＳＧＯおよびＳＢＯに基づいて映像
を表示するＣＲＴ４とを含む。
ベルを変換する映像信号レベル変換回路のブロック図で
ある。図２を参照して、この変換回路は、Ｒ，Ｇおよび
Ｂについて映像信号ＳＲ ，ＳＧ およびＳＢ を発生
する映像信号処理回路１と、発生された映像信号のレベ
ルをＣＰＵ３から与えられるデータＤ１ないしＤｎに応
答して変換するＤ／Ａコンバータ２と、レベル変換され
た映像信号ＳＲＯ，ＳＧＯおよびＳＢＯに基づいて映像
を表示するＣＲＴ４とを含む。
【０００３】動作において、映像信号処理回路１は、Ｃ
ＲＴ４の画面上に映像を表示するための映像信号ＳＲ
，ＳＧ およびＳＢ を発生する。ＣＲＴ４の画面を観
察している観察者は、表示された映像を見て、色のバラ
ンスを制御する信号Ｓｃを図示されていない入力装置を
介してＣＰＵ３に与える。ＣＰＵ３は、与えられた色バ
ランス制御信号Ｓｃに応答して、色バランス制御のため
のデータＤ１ないしＤｎを各色毎に出力し、それらをＤ
／Ａコンバータ２に与える。Ｄ／Ａコンバータ２では、
各色毎に、映像信号処理回路１から与えられた映像信号
が与えられたデータに基づいてレベル変換される。Ｄ／
Ａコンバータ２から出力されるレベル変換された映像信
号ＳＲＯ，ＳＧＯおよびＳＢＯはＣＲＴ４に与えられ、
その画面上に観察者の要求に応じて色バランス制御され
た映像が表示される。Ｄ／Ａコンバータ２は、映像信号
の観点から見るとレベル変換回路として機能するのであ
るが、デジタル−アナログのデータ変換の観点から見る
と、デジタル−アナログ（Ｄ／Ａ）コンバータとして機
能していることが指摘される。
ＲＴ４の画面上に映像を表示するための映像信号ＳＲ
，ＳＧ およびＳＢ を発生する。ＣＲＴ４の画面を観
察している観察者は、表示された映像を見て、色のバラ
ンスを制御する信号Ｓｃを図示されていない入力装置を
介してＣＰＵ３に与える。ＣＰＵ３は、与えられた色バ
ランス制御信号Ｓｃに応答して、色バランス制御のため
のデータＤ１ないしＤｎを各色毎に出力し、それらをＤ
／Ａコンバータ２に与える。Ｄ／Ａコンバータ２では、
各色毎に、映像信号処理回路１から与えられた映像信号
が与えられたデータに基づいてレベル変換される。Ｄ／
Ａコンバータ２から出力されるレベル変換された映像信
号ＳＲＯ，ＳＧＯおよびＳＢＯはＣＲＴ４に与えられ、
その画面上に観察者の要求に応じて色バランス制御され
た映像が表示される。Ｄ／Ａコンバータ２は、映像信号
の観点から見るとレベル変換回路として機能するのであ
るが、デジタル−アナログのデータ変換の観点から見る
と、デジタル−アナログ（Ｄ／Ａ）コンバータとして機
能していることが指摘される。
【０００４】図３は、図２に示したＤ／Ａコンバータ２
の回路図である。図２に示したＤ／Ａコンバータ２は、
図３に示した回路を各色Ｒ，ＧおよびＢ毎に備えている
。図３を参照して、このＤ／Ａコンバータは、出力信号
の最大レベルを規定する第１の基準電位Ｖｒｅｆ１を有
する第１の基準電位線５と、出力信号の最小レベルを規
定する第２の基準電位Ｖｒｅｆ２を有する第２の基準電
位線６と、Ｒ−２Ｒラダー型Ｄ／Ａコンバータを構成す
るためのｎ個の第１の抵抗Ｒ１ないしＲｎおよびｎ＋１
個の第２の抵抗２Ｒ１ないし２Ｒｎ＋１と、ＣＰＵ３か
ら与えられるデータＤ１ないしＤｎに応答して動作され
るアナログスイッチＳ１ないしＳｎとを含む。基準電位
線５および６には、図２に示した映像信号処理回路１か
ら出力されるレベル変換されるべき映像信号ＳＲＵおよ
びＳＲＬが与えられる。信号ＳＲＵは、第１の基準電位
Ｖｒｅｆ１上に重畳された映像信号を含む。一方、信号
ＳＲＬは、第２の基準電位Ｖｒｅｆ２上に重畳された映
像信号を含む。ｎ個の抵抗Ｒ１ないしＲｎは、直列に接
続されて、直列接続を構成する。この直列接続の一方端
を介して、アナログ信号に変換された出力信号ＳＲＯが
出力される。抵抗２Ｒ１ないし２Ｒｎの一方端は、抵抗
Ｒ１ないしＲｎの両端に１個ずつ接続される。抵抗Ｒ１
ないしＲｎによって構成された直列接続の他方端と第１
の基準電位線５との間に抵抗２Ｒｎ＋１が接続される。 第１および第２の基準電位線５および６と対応する抵抗
２Ｒ１ないし２Ｒｎとの間にアナログスイッチＳ１ない
しＳｎが接続される。アナログスイッチＳ１ないしＳｎ
は、ＣＰＵ３から与えられる対応するデータＤ１ないし
Ｄｎに応答して、第１または第２の基準電位線５または
６のいずれかに接続される。
の回路図である。図２に示したＤ／Ａコンバータ２は、
図３に示した回路を各色Ｒ，ＧおよびＢ毎に備えている
。図３を参照して、このＤ／Ａコンバータは、出力信号
の最大レベルを規定する第１の基準電位Ｖｒｅｆ１を有
する第１の基準電位線５と、出力信号の最小レベルを規
定する第２の基準電位Ｖｒｅｆ２を有する第２の基準電
位線６と、Ｒ−２Ｒラダー型Ｄ／Ａコンバータを構成す
るためのｎ個の第１の抵抗Ｒ１ないしＲｎおよびｎ＋１
個の第２の抵抗２Ｒ１ないし２Ｒｎ＋１と、ＣＰＵ３か
ら与えられるデータＤ１ないしＤｎに応答して動作され
るアナログスイッチＳ１ないしＳｎとを含む。基準電位
線５および６には、図２に示した映像信号処理回路１か
ら出力されるレベル変換されるべき映像信号ＳＲＵおよ
びＳＲＬが与えられる。信号ＳＲＵは、第１の基準電位
Ｖｒｅｆ１上に重畳された映像信号を含む。一方、信号
ＳＲＬは、第２の基準電位Ｖｒｅｆ２上に重畳された映
像信号を含む。ｎ個の抵抗Ｒ１ないしＲｎは、直列に接
続されて、直列接続を構成する。この直列接続の一方端
を介して、アナログ信号に変換された出力信号ＳＲＯが
出力される。抵抗２Ｒ１ないし２Ｒｎの一方端は、抵抗
Ｒ１ないしＲｎの両端に１個ずつ接続される。抵抗Ｒ１
ないしＲｎによって構成された直列接続の他方端と第１
の基準電位線５との間に抵抗２Ｒｎ＋１が接続される。 第１および第２の基準電位線５および６と対応する抵抗
２Ｒ１ないし２Ｒｎとの間にアナログスイッチＳ１ない
しＳｎが接続される。アナログスイッチＳ１ないしＳｎ
は、ＣＰＵ３から与えられる対応するデータＤ１ないし
Ｄｎに応答して、第１または第２の基準電位線５または
６のいずれかに接続される。
【０００５】動作において、各アナログスイッチＳ１な
いしＳｎは、ＣＰＵ３から与えられるデータビット信号
Ｄ１ないしＤｎに応答して、基準電位線５または６のい
ずれかに選択的に接続される。その結果、与えられたデ
ータＤ１ないしＤｎに基づくレベルを有する出力信号Ｓ
ＲＯが出力される。したがって、図２に示した映像信号
処理回路１から基準電位線５および６に与えられた映像
信号ＳＲＵおよびＳＲＬは、データＤ１ないしＤｎに基
づいてレベル変換されたことになり、変換された出力信
号ＳＲＯが得られる。
いしＳｎは、ＣＰＵ３から与えられるデータビット信号
Ｄ１ないしＤｎに応答して、基準電位線５または６のい
ずれかに選択的に接続される。その結果、与えられたデ
ータＤ１ないしＤｎに基づくレベルを有する出力信号Ｓ
ＲＯが出力される。したがって、図２に示した映像信号
処理回路１から基準電位線５および６に与えられた映像
信号ＳＲＵおよびＳＲＬは、データＤ１ないしＤｎに基
づいてレベル変換されたことになり、変換された出力信
号ＳＲＯが得られる。
【０００６】今、ＣＰＵ３から最大値を示すデータＤ１
ないしＤｎが与えられた場合を考える。スイッチＳ１な
いしＳｎは、与えられたデータビット信号Ｄ１ないしＤ
ｎに応答して、いずれも端子ａに接続される。したがっ
て、出力信号ＳＲＯとして、第１の基準電位Ｖｒｅｆ１
を有する信号が得られる。
ないしＤｎが与えられた場合を考える。スイッチＳ１な
いしＳｎは、与えられたデータビット信号Ｄ１ないしＤ
ｎに応答して、いずれも端子ａに接続される。したがっ
て、出力信号ＳＲＯとして、第１の基準電位Ｖｒｅｆ１
を有する信号が得られる。
【０００７】他方、ＣＰＵ３から最小値を示すデータＤ
１ないしＤｎが与えられた場合では、すべてのスイッチ
Ｓ１ないしＳｎが端子ｂに接続される。この場合では、
出力信号ＳＲＯの電圧レベルが、（Ｖｒｅｆ１−Ｖｒｅ
ｆ２）／２ｎ になる。
１ないしＤｎが与えられた場合では、すべてのスイッチ
Ｓ１ないしＳｎが端子ｂに接続される。この場合では、
出力信号ＳＲＯの電圧レベルが、（Ｖｒｅｆ１−Ｖｒｅ
ｆ２）／２ｎ になる。
【０００８】
【発明が解決しようとする課題】前述のように、最小値
を示すデータＤ１ないしＤｎが与えられた場合に、出力
信号ＳＲＯの電圧レベルは、（Ｖｒｅｆ１−Ｖｒｅｆ２
）／２ｎ となり、出力信号ＳＲＯとして変化可能な範
囲、すなわちＶｒｅｆ１ないしＶｒｅｆ２にならない。 したがって、ＣＰＵ３からの制御により最小値を示す出
力信号ＳＲＯを必要とする場合に、最小電位Ｖｒｅｆ２
とは異なったレベルの信号が出力されることとなり、不
都合が生じていた。
を示すデータＤ１ないしＤｎが与えられた場合に、出力
信号ＳＲＯの電圧レベルは、（Ｖｒｅｆ１−Ｖｒｅｆ２
）／２ｎ となり、出力信号ＳＲＯとして変化可能な範
囲、すなわちＶｒｅｆ１ないしＶｒｅｆ２にならない。 したがって、ＣＰＵ３からの制御により最小値を示す出
力信号ＳＲＯを必要とする場合に、最小電位Ｖｒｅｆ２
とは異なったレベルの信号が出力されることとなり、不
都合が生じていた。
【０００９】この発明は、上記のような課題を解決する
ためになされたもので、出力信号の変化可能な電圧の範
囲を広げることのできるＲ−２Ｒラダー型Ｄ／Ａコンバ
ータを提供することを目的とする。
ためになされたもので、出力信号の変化可能な電圧の範
囲を広げることのできるＲ−２Ｒラダー型Ｄ／Ａコンバ
ータを提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るＲ−２Ｒ
ラダー型Ｄ／Ａコンバータは、抵抗値Ｒを有するｎ個の
第１の抵抗と、抵抗値２Ｒを有するｎ＋１個の第２の抵
抗とを含む。ｎ個の第１の抵抗は、直列に接続されて直
列接続を構成する。直列接続の一方端は、このＤ／Ａコ
ンバータの出力に接続される。ｎ＋１個の第２の抵抗の
一方端は、ｎ個の第１の抵抗の両端に１個ずつ接続され
る。このＤ／Ａコンバータは、さらに、出力信号の最大
レベルを規定する第１の基準電位および最小レベルを規
定する第２の基準電位と対応するｎ＋１個の第２の抵抗
の他方端との間にそれぞれ接続されたｎ＋１個のスイッ
チング手段を含む。直列接続の一方端側から数えて１番
目ないしｎ番目のスイッチング手段は、与えられたｎビ
ットのデータのうちの対応するビット信号に応答して、
第１または第２の基準電位のいずれかに接続される。こ
のＤ／Ａコンバータは、さらに、与えられたｎビットの
データが最小値を有するときに最小値信号を発生する最
小値信号発生手段を含む。直列接続の一方端側から数え
てｎ＋１番目のスイッチング手段は、発生された最小値
信号に応答して、第１または第２の基準電位のいずれか
に接続される。
ラダー型Ｄ／Ａコンバータは、抵抗値Ｒを有するｎ個の
第１の抵抗と、抵抗値２Ｒを有するｎ＋１個の第２の抵
抗とを含む。ｎ個の第１の抵抗は、直列に接続されて直
列接続を構成する。直列接続の一方端は、このＤ／Ａコ
ンバータの出力に接続される。ｎ＋１個の第２の抵抗の
一方端は、ｎ個の第１の抵抗の両端に１個ずつ接続され
る。このＤ／Ａコンバータは、さらに、出力信号の最大
レベルを規定する第１の基準電位および最小レベルを規
定する第２の基準電位と対応するｎ＋１個の第２の抵抗
の他方端との間にそれぞれ接続されたｎ＋１個のスイッ
チング手段を含む。直列接続の一方端側から数えて１番
目ないしｎ番目のスイッチング手段は、与えられたｎビ
ットのデータのうちの対応するビット信号に応答して、
第１または第２の基準電位のいずれかに接続される。こ
のＤ／Ａコンバータは、さらに、与えられたｎビットの
データが最小値を有するときに最小値信号を発生する最
小値信号発生手段を含む。直列接続の一方端側から数え
てｎ＋１番目のスイッチング手段は、発生された最小値
信号に応答して、第１または第２の基準電位のいずれか
に接続される。
【００１１】
【作用】この発明におけるＲ−２Ｒラダー型Ｄ／Ａコン
バータでは、最小値信号発生手段が、与えられたｎビッ
トのデータが最小値を有するときに最小値信号を発生す
る。ｎ＋１番目のスイッチング手段は、最小値信号に応
答して、出力信号の最小レベルを規定する第２の基準電
位に接続されるので、第２の基準電位を有する出力信号
が得られる。
バータでは、最小値信号発生手段が、与えられたｎビッ
トのデータが最小値を有するときに最小値信号を発生す
る。ｎ＋１番目のスイッチング手段は、最小値信号に応
答して、出力信号の最小レベルを規定する第２の基準電
位に接続されるので、第２の基準電位を有する出力信号
が得られる。
【００１２】
【実施例】図１は、この発明の一実施例を示すＤ／Ａコ
ンバータの回路図である。図１を参照して、図３に示し
た従来の回路と比較すると、基準電位線５および６とｎ
＋１番目の抵抗２Ｒｎ＋１との間にアナログスイッチＳ
ｎ＋１が追加されている点において異なる。アナログス
イッチＳｎ＋１は、図２に示したＣＰＵ３から追加的に
発生されるデータビット信号Ｄｎ＋１に応答して、端子
ａまたはｂのいずれかに接続される。追加のデータビッ
ト信号Ｄｎ＋１は、ＣＰＵ３から最小値を示すデータＤ
１ないしＤｎが発生されるときに発生される。スイッチ
Ｓｎ＋１は、信号Ｄｎ＋１に応答して、端子ｂ、すなわ
ち第２の基準電位線６に接続される。したがって、図３
に示した回路では、このとき（Ｖｒｅｆ１−Ｖｒｅｆ２
）／２ｎ の出力信号ＳＲＯが出力されていたが、図１
に示した回路ではＶｒｅｆ２を有する出力信号ＳＲＯが
出力されることになる。したがって、出力信号ＳＲＯが
、Ｖｒｅｆ１ないしＶｒｅｆ２の範囲で変化可能となり
、図３に示した従来の回路よりも広げられる。
ンバータの回路図である。図１を参照して、図３に示し
た従来の回路と比較すると、基準電位線５および６とｎ
＋１番目の抵抗２Ｒｎ＋１との間にアナログスイッチＳ
ｎ＋１が追加されている点において異なる。アナログス
イッチＳｎ＋１は、図２に示したＣＰＵ３から追加的に
発生されるデータビット信号Ｄｎ＋１に応答して、端子
ａまたはｂのいずれかに接続される。追加のデータビッ
ト信号Ｄｎ＋１は、ＣＰＵ３から最小値を示すデータＤ
１ないしＤｎが発生されるときに発生される。スイッチ
Ｓｎ＋１は、信号Ｄｎ＋１に応答して、端子ｂ、すなわ
ち第２の基準電位線６に接続される。したがって、図３
に示した回路では、このとき（Ｖｒｅｆ１−Ｖｒｅｆ２
）／２ｎ の出力信号ＳＲＯが出力されていたが、図１
に示した回路ではＶｒｅｆ２を有する出力信号ＳＲＯが
出力されることになる。したがって、出力信号ＳＲＯが
、Ｖｒｅｆ１ないしＶｒｅｆ２の範囲で変化可能となり
、図３に示した従来の回路よりも広げられる。
【００１３】最小値以外の値を示すデータＤ１ないしＤ
ｎが図２に示したＣＰＵ３から与えられる場合では、ス
イッチＳｎ＋１が信号Ｄｎ＋１に応答して端子ａ、すな
わち第１の基準電位線５に接続されるので、図３に示し
た従来の回路と同様の動作が行なわれる。
ｎが図２に示したＣＰＵ３から与えられる場合では、ス
イッチＳｎ＋１が信号Ｄｎ＋１に応答して端子ａ、すな
わち第１の基準電位線５に接続されるので、図３に示し
た従来の回路と同様の動作が行なわれる。
【００１４】なお、上記の実施例では、１つのＤ／Ａコ
ンバータについて説明がなされたが、これを複数個並列
に設けることにより分解能を上げることも可能であり、
そのような場合においても上記と同様の効果が得られる
ことが指摘される。
ンバータについて説明がなされたが、これを複数個並列
に設けることにより分解能を上げることも可能であり、
そのような場合においても上記と同様の効果が得られる
ことが指摘される。
【００１５】
【発明の効果】以上のように、この発明によれば、与え
られたｎビットのデータが最小値を有するときに、最小
レベルを規定する第２の基準電位に接続されるｎ＋１番
目のスイッチング手段を設けたので、出力信号の変化可
能な電圧の範囲が広げられたＲ−２Ｒラダー型Ｄ／Ａコ
ンバータが得られた。
られたｎビットのデータが最小値を有するときに、最小
レベルを規定する第２の基準電位に接続されるｎ＋１番
目のスイッチング手段を設けたので、出力信号の変化可
能な電圧の範囲が広げられたＲ−２Ｒラダー型Ｄ／Ａコ
ンバータが得られた。
【図１】この発明の一実施例を示すＤ／Ａコンバータの
回路図である。
回路図である。
【図２】ＣＲＴに与えられる映像信号レベルを変換する
映像信号レベル変換回路のブロック図である。
映像信号レベル変換回路のブロック図である。
【図３】図２に示した従来のＤ／Ａコンバータの回路図
である。
である。
２ Ｄ／Ａコンバータ
３ ＣＰＵ
５ 第１の基準電位線
６ 第２の基準電位線
Ｓｎ＋１ アナログスイッチ
Claims (1)
- 【請求項１】 与えられたｎビットのデータに基づき
、出力信号の最大レベルを規定する第１の基準電位と最
小レベルを規定する第２の基準電位との間のアナログ電
圧信号を出力するＲ−２Ｒラダー型Ｄ／Ａコンバータで
あって、抵抗値Ｒを有するｎ個の第１の抵抗と、抵抗値
２Ｒを有するｎ＋１個の第２の抵抗とを含み、前記ｎ個
の第１の抵抗は、直列に接続されて直列接続を構成し、
前記直列接続の一方端は、前記Ｄ／Ａコンバータの出力
に接続され、各前記ｎ＋１個の第２の抵抗の一方端は、
各前記ｎ個の第１の抵抗の両端に１個ずつ接続され、前
記第１および第２の基準電位と対応する前記ｎ＋１個の
第２の抵抗の他方端との間にそれぞれ接続されたｎ＋１
個のスイッチング手段を含み、前記ｎ＋１のスイッチン
グ手段のうち、前記直列接続の一方端側から数えて１番
目ないしｎ番目のスイッチング手段は、前記与えられた
ｎビットのデータのうちの対応するビット信号に応答し
て、前記第１または第２の基準電位のいずれかに接続さ
れ、前記与えられたｎビットのデータが最小値を有する
ときに最小値信号を発生する最小値信号発生手段を含み
、前記ｎ個のスイッチング手段のうち、前記直列接続の
一方端側から数えてｎ＋１番目のスイッチング手段は、
前記最小値信号に応答して、前記第１または第２の基準
電位のいずれかに接続される、Ｒ−２Ｒラダー型Ｄ／Ａ
コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109296A JPH04336813A (ja) | 1991-05-14 | 1991-05-14 | Ｒ−２ｒラダー型ｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109296A JPH04336813A (ja) | 1991-05-14 | 1991-05-14 | Ｒ−２ｒラダー型ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336813A true JPH04336813A (ja) | 1992-11-25 |
Family
ID=14506584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3109296A Pending JPH04336813A (ja) | 1991-05-14 | 1991-05-14 | Ｒ−２ｒラダー型ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336813A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125025A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | Ｄ／ａコンバータ |
-
1991
- 1991-05-14 JP JP3109296A patent/JPH04336813A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125025A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | Ｄ／ａコンバータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980428 |