JPH04337486A - 半導体集積回路装置及び回路ブロックのテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は短時間に回路ブロックの
動作テストができる半導体集積回路装置及び回路ブロッ
クのテスト方法に関するものである。

【０００２】

【従来の技術】図４はバイパス機能があるスキャンパス
を含む半導体集積回路装置の構成図である。半導体集積
回路チップ１には、夫々が例えばＲＯＭ　又は乗算器か
らなる３つのテスト回路付き回路ブロック６Ａ，６Ｂ，
６Ｃが内蔵されている。テスト回路付き回路ブロック６
Ａは、回路ブロック２Ａと直列接続された６個のスキャ
ンレジスタ３Ａ１　，３Ａ２　…３Ａ６　からなるスキ
ャンパスと、セレクタ４Ａと、リセット機能付きラッチ
回路５Ａとを備えている。スキャンレジスタ３Ａ１　，
３Ａ２　，　３Ａ３　のパラレル出力端子は回路ブロッ
ク２Ａのデータ入力端子と接続されており、スキャンレ
ジスタ３Ａ４　，３Ａ５　，　３Ａ６　のパラレル入力
端子は回路ブロック２Ａのデータ出力端子と接続されて
いる。

【０００３】スキャンレジスタ３Ａのシリアル入力端子
は、半導体集積回路チップ１に設けられ、テストデータ
が入力されるシリアル入力端子ＳＩＣ　及びセレクタ４
Ａの一入力端子と接続されている。スキャンレジスタ３
Ａ６　のシリアル出力端子はセレクタ４Ａの他入力端子
及びリセット機能付きラッチ回路５Ａのデータ入力端子
と接続されている。ラッチ回路５Ａのデータ出力端子は
セレクタ４Ａの制御端子と接続されている。ラッチ回路
５Ａのイネーブル端子及びリセット端子は、半導体集積
回路チップ１に設けられたイネーブル端子Ｔ及びリセッ
ト端子Ｒと各別に接続されている。

【０００４】テスト回路付き回路ブロック６Ｂは、前記
同様の回路ブロック２Ｂと、直列接続された５個のスキ
ャンレジスタ３Ｂ１　，３Ｂ２　…３Ｂ５　からなるス
キャンパスと、セレクタ４Ｂと、リセット機能付きラッ
チ回路５Ｂとを備えている。スキャンレジスタ３Ｂ１　
，３Ｂ２　のパラレル出力端子は回路ブロック２Ａのデ
ータ入力端子と、スキャンレジスタ３Ｂ３　，　３Ｂ４
　，３Ｂ５　のパラレル入力端子は回路ブロック２Ｂの
データ出力端子と接続されている。スキャンレジスタ３
Ｂ１　のシリアル入力端子は前記セレクタ４Ａの出力端
子及びセレクタ４Ｂの一入力端子と接続されている。

【０００５】スキャンレジスタ３Ｂ５　のシリアル出力
端子はセレクタ４Ｂの他入力端子及びリセット機能付き
ラッチ回路５Ｂのデータ入力端子と接続されている。ラ
ッチ回路５Ｂのデータ出力端子はセレクタ４Ｂの制御端
子と接続されている。ラッチ回路５Ｂのイネーブル端子
及びリセット端子は、前記イネーブル端子Ｔ及びリセッ
ト端子Ｒと各別に接続されている。

【０００６】テスト回路付き回路ブロック６Ｃは前記同
様の回路ブロック２Ｃと、直列接続された７個のスキャ
ンレジスタ３Ｃ１　，３Ｃ２　…３Ｃ７　からなるスキ
ャンパスと、セレクタ４Ｃと、リセット機能付きラッチ
回路５Ｃとを備えている。スキャンレジスタ３Ｃ１　，
３Ｃ２　，　３Ｃ３　のパラレル出力端子は、回路ブロ
ック２Ｃのデータ入力端子と、スキャンレジスタ３Ｃ４
　，３Ｃ５　，３Ｃ６　，３Ｃ７　　　のパラレル入力
端子は回路ブロック２Ｃのデータ出力端子と接続されて
いる。 スキャンレジスタ３Ｃ１　のシリアル入力端子は、前記
セレクタ４Ｂの出力端子及びセレクタ４Ｃの一入力端子
と接続されている。

【０００７】スキャンレジスタ３Ｃ７　のシリアル出力
端子はセレクタ４Ｃの他入力端子及びリセット機能付き
ラッチ回路５Ｃのデータ入力端子と接続されている。ラ
ッチ回路５Ｃのデータ出力端子はセレクタ４Ｃの制御端
子と接続されている。ラッチ回路５Ｃのイネーブル端子
及びリセット端子は、前記イネーブル端子Ｔ及びリセッ
ト端子Ｒと各別に接続されている。セレクタ４Ｃの出力
端子は、半導体集積回路チップ１に設けたシリアル出力
端子ＳＯＣ　と接続されている。

【０００８】なお、ラッチ回路５Ａ（５Ｂ，５Ｃ）　に
リセット端子Ｒからリセット信号を与えた場合には、セ
レクタ４Ａ（４Ｂ，４Ｃ）　は、スキャンパスのデータ
を選択する非バイパス状態に切替わる。またラッチ回路
５Ａ（５Ｂ，５Ｃ）　のデータ入力端子は、スキャンレ
ジスタ３Ａ６　（３Ｂ５　，　３Ｃ７　）のシリアル出
力端子と接続されており、スキャンレジスタ３Ａ６　（
３Ｂ５　，　３Ｃ７　）の該当ビットのデータをラッチ
する。通常、テスト対象となっていない回路ブロックの
セレクタは、スキャンパスのバイパス状態に設定し、テ
スト対象の回路ブロックのセレクタは非バイパス状態に
設定する。このような設定は次の手順で行われる。

【０００９】（手順１）ラッチ回路５Ａ，５Ｂ，５Ｃに
、リセット信号Ｒを与えてラッチ回路５Ａ，５Ｂ，５Ｃ
をリセットし、セレクタ４Ａ，４Ｂ，４Ｃを非バイパス
側に設定すると、スキャンレジスタ３Ａ１　〜３Ａ６　
、３Ｂ１　〜３Ｂ５　、３Ｃ１　〜３Ｃ７　が全て直列
に接続されて最長のスキャンパスになる。

【００１０】（手順２）スキャンレジスタ３Ａ１　〜３
Ａ６　、３Ｂ１　〜３Ｂ５　、３Ｃ１　〜３Ｃ７　のシ
フト動作により、テスト対象の例えば回路ブロック２Ａ
のラッチ回路５Ａのデータ入力端子に接続されるスキャ
ンレジスタ３Ａ６　に「０」を設定し、テスト対象でな
い回路ブロック２Ｂ，２Ｃ　のラッチ回路５Ｂ，５Ｃ　
のデータ入力端子に接続されるスキャンレジスタ３Ｂ５
　，３Ｃ７　に「１」を設定する。

【００１１】（手順３）ラッチ回路５Ａ，５Ｂ，５Ｃに
イネーブル信号Ｔを与え、制御データをラッチし、この
データに応じて各回路ブロック２Ａ，２Ｂ，２Ｃのセレ
クタ４Ａ，４Ｂ，４Ｃを切替える。ラッチ回路５Ａ，５
Ｂ，５Ｃに「０」が設定されたテスト回路は非バイパス
状態になり、「１」が設定されたテスト回路はバイパス
状態になる。

【００１２】これにより、テストデータはテスト対象の
回路ブロック２Ａと接続されているスキャンレジスタ３
Ａ１　〜３Ａ６　を通過するのみでよく、全スキャンレ
ジスタ３Ａ１　〜３Ａ６　、３Ｂ１　〜３Ｂ５　、３Ｃ
１　〜３Ｃ７　を通過する場合に比べて、シフト動作の
回数を削減できてテスト時間が短縮する。

【００１３】図５は１つのテスト回路付き回路ブロック
の一例を示す構成図である。シフトクロックＳＣＫ　が
データ入力用スキャンレジスタ７ａ、データ出力用スキ
ャンレジスタ群７ｂ及び制御用スキャンレジスタ７ｃの
クロック端子に与えられる。シリアル入力ＳＩはデータ
入力用スキャンレジスタ７ａのシリアル入力端子及びセ
レクタ４の一入力端子に与えられる。データ入力用スキ
ャンレジスタ７ａから出力されるシリアルデータは、デ
ータ出力用スキャンレジスタ７ｂのシリアル入力端子へ
入力され、データ出力用スキャンレジスタ７ｂから出力
されるシリアルデータは制御用スキャンレジスタ７ｃの
シリアル入力端子へ入力され、そのシリアル出力端子か
ら出力されるシリアルデータはセレクタ４の他入力端子
及びリセット機能付きラッチ回路５の制御端子へ入力さ
れる。

【００１４】ラッチ回路５のイネーブル端子及びリセッ
ト端子にはイネーブル信号Ｔ及びリセット信号Ｒが入力
され、その出力信号はセレクタ４の制御端子へ入力され
る。セレクタ４はシリアル出力ＳＯを出力する。データ
入力用スキャンレジスタ７ａのパラレル出力端子は回路
ブロック２のデータ入力端子と接続され、回路ブロック
２のデータ出力端子はデータ出力用スキャンレジスタ７
ｂのパラレル入力端子と接続される。

【００１５】ここで１つの回路ブロックの動作をテスト
する場合、それ以外の回路ブロックのスキャンレジスタ
はバイパス状態に設定されるので、１つの回路ブロック
のスキャンレジスタのシリアル入力端子及びシリアル出
力端子は、夫々半導体集積回路チップ１のシリアル入力
端子ＳＩＣ　及びシリアル出力端子ＳＯＣ　と接続した
状態と等価になる。したがって、回路ブロックの動作を
テストするテスト時間に関しては、図５に示したスキャ
ンレジスタ７ａ，７ｂ　のシフト動作を考慮すればよく
、他の回路ブロックのスキャンレジスタのシフト動作を
考慮する必要がない。ただし、テスト対象の回路ブロッ
クは、スキャンパスのシフト動作によってテストを行う
のでテスト時間は、シフト回数倍に長くなる。

【００１６】ここで、回路ブロックがＲＯＭ　である場
合について、テスト時間が長くなることを説明する。一
般的なＲＯＭ　の動作テストの手順は、アドレスを０番
地から順次増加させながら、データの読出しを行う。例
えば１０２４ワード、８ビットのＲＯＭ　の場合、８ビ
ットデータの読出し動作が１０２４回行われる。従って
、読出し動作に必要な時間を１テストサイクルとすると
、１０２４テストサイクルでＲＯＭ　のテストが行える
。そして一般に、２ｎ　ワードのＲＯＭ　の動作テスト
は２ｎテストサイクルで行える。但し、この試算はＲＯ
Ｍ　の信号が外部から直接制御観測できる場合である。

【００１７】この一般的なＲＯＭ　の動作テストを、従
来のバイパス機能を備える図４，図５に示すスキャンパ
スで行う場合、個々のＲＯＭ　の動作テストは、通常の
スキャンテストにより行われる。スキャンテストではシ
フト動作に必要なテストサイクルと、ＲＯＭ　の読出し
のテストサイクルとを共用できるので、以下の説明では
シフト動作のテストサイクル数のみを考慮する。以下、
図５を参照してＲＯＭ　の動作テストを説明する。

【００１８】このＲＯＭ　の例では、データ入力用スキ
ャンレジスタ７ａを１０個のスキャンレジスタにより、
データ出力用スキャンレジスタ７ｂを８個のスキャンレ
ジスタにより構成していて、また制御用スキャンレジス
タ７ｃが１個のスキャンレジスタで構成されていると仮
定する。各アドレス毎にデータ入力用スキャンレジスタ
７ａにアドレスを設定するために１０回のシフト動作が
必要である。また、データ出力用スキャンレジスタ７ｂ
に取込まれた読出しデータをシフトアウトするには、制
御用スキャンレジスタ７ｃを含めて９回（８＋１）のシ
フト動作が必要である。そして、これらの一連のシフト
動作が１０２４回繰返されるので、テストサイクル数は
　（１０＋９）×１０２４＝１９４５６　サイクルにな
る。

【００１９】

【発明が解決しようとする課題】以上詳述したように、
従来の半導体集積回路装置によれば、回路ブロックの信
号を直接制御観測できる場合の１０２４テストサイクル
に比べて１９倍になる。つまり、バイパス機能を備える
スキャンレジスタを用いても、個々のＲＯＭ　の動作テ
ストを通常のスキャンテストで行うのであればテスト時
間が大幅に長くなるという問題がある。本発明は斯かる
問題に鑑み、動作テストをする時間を大幅に短縮できる
半導体集積回路装置及び回路ブロックのテスト方法を提
供することを目的とする。

【００２０】

【課題を解決するための手段】第１発明に係る半導体集
積回路装置は、テスト対象の回路ブロックが出力するデ
ータを入力するデータ出力用スキャンレジスタに、シグ
ネチャレジスタを用いて構成する。

【００２１】第２発明に係る半導体集積回路装置は、テ
スト対象の回路ブロックが出力するデータを入力するデ
ータ出力用スキャンレジスタにシグネチャレジスタを用
い、テストデータを回路ブロックに入力するデータ入力
用スキャンレジスタ及び前記データ出力用スキャンレジ
スタを直列接続する回路途中に制御用スキャンレジスタ
を介装し、この制御スキャンレジスタに与えるシフトク
ロックが入力される第１ゲート回路と、テストデータ及
びデータ出力用スキャンレジスタの出力データを択一的
に選択するセレクタを制御する信号が入力される第２ゲ
ート回路とを備えて構成する。

【００２２】第３発明に係る回路ブロックのテスト方法
は、テスト対象の回路ブロックが出力するデータを入力
するデータ出力用スキャンレジスタにシグネチャレジス
タを用いるとともに、テストデータに全周期系列コード
を用いて、セレクタがデータ出力用スキャンレジスタの
出力データを選択し、テストデータを回路ブロックに入
力するデータ入力用スキャンレジスタ及びデータ出力用
スキャンレジスタに初期値を設定し、データ出力用スキ
ャンレジスタの出力データに応じて、テストデータ及び
前記出力データを択一的に選択するセレクタを制御し、
データ入力用スキャンレジスタに全周期系列コードを１
ビットづつ入力しながらデータ出力用スキャンレジスタ
をシグネチャ解析動作を行わせて、セレクタが出力デー
タを選択し、テスト結果であるデータ出力用スキャンレ
ジスタの出力データを１ビットづつシフトアウトさせる
。

【００２３】

【作用】第１発明では、セレクタが、テストデータを選
択するとデータ出力用スキャンレジスタがシグネチャ解
析動作をする、データ出力用スキャンレジスタの出力デ
ータを選択すると、データ出力用スキャンレジスタがシ
フト動作して、回路ブロックをテストしたデータをシフ
トアウトする。これにより、複数の回路ブロックの動作
を同時にテストできてテスト時間が短縮する。

【００２４】第２発明では、セレクタが、テストデータ
を選択するとデータ出力用スキャンレジスタがシグネチ
ャ解析動作する。そして第１ゲート回路は制御用スキャ
ンレジスタに与えるシフトクロックを抑制する。また第
２ゲート回路の信号は、制御用スキャンレジスタが保持
するデータに応じて出力してセレクタを制御する。制御
用スキャンレジスタに与えるシフトクロックを抑制する
と制御用スキャンレジスタのデータが固定される。セレ
クタがデータ出力用スキャンレジスタの出力データを選
択すると、データ出力用スキャンレジスタがシフト動作
して、回路ブロックをテストしたデータをシフトアウト
する。これにより、回路ブロックにテストデータが入力
されたときにも、回路ブロックをテストしたデータが得
られて、回路ブロックの故障検出率を高め得る。

【００２５】第３発明では、セレクタがデータ出力用ス
キャンレジスタの出力データを選択し、データ入力用ス
キャンレジスタ及びデータ出力用スキャンレジスタに初
期値を設定する。前記出力データに応じてセレクタを制
御し、データ入力用スキャンレジスタに全周期系列コー
ドを１ビットづつ入力しながら、データ出力用スキャン
レジスタがシグネチャ解析動作を行う。セレクタが出力
データを選択すると、テスト結果である出力データを１
ビットづつシフトアウトする。これにより、回路ブロッ
クのテストサイクルが少なくなり、回路ブロックの動作
を短時間にテストできる。

【００２６】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体集積回路装置の構成
図である。

【００２７】シフトクロックＳＣＫ　が、データ入力用
スキャンレジスタ７ａ、シフトモード付きシグネチャレ
ジスタ８及び制御用スキャンレジスタ７ｃのクロック端
子に与えられる。シリアル入力ＳＩは、データ入力用ス
キャンレジスタ７ａのシリアル入力端子及びセレクタ４
の一入力端子に与えられる。データ入力用スキャンレジ
スタ７ａから出力されるシリアルデータはシグネチャレ
ジスタ８のシリアル入力端子へ入力され、シグネチャレ
ジスタ８のシリアル出力端子から出力されるシリアルデ
ータは制御用スキャンレジスタ７ｃのシリアル入力端子
へ入力され、そのシリアル出力端子から出力されるシリ
アルデータはセレクタ４の他入力端子及びリセット機能
付きラッチ回路５の制御端子へ入力される。

【００２８】ラッチ回路５のイネーブル端子及びリセッ
ト端子には、イネーブル信号Ｔ及びリセット信号Ｒが入
力され、その出力信号は、セレクタ４の制御端子及びシ
グネチャレジスタ８のシフトモード端子へ入力される。 セレクタ４はシリアル出力ＳＯを出力する。データ入力
用スキャンレジスタ７ａのパラレル出力端子は回路ブロ
ック２のデータ入力端子と接続され、回路ブロック２の
データ出力端子は、シグネチャレジスタ８のパラレル入
力端子と接続される。

【００２９】このシグネチャレジスタは、本来のシグネ
チャ解析動作以外に、通常のシフト動作をする。そして
、シフト動作により、シグネチャの初期値の設定及びシ
グネチャの読出しが行える。ラッチ回路５の出力はセレ
クタ４を制御するとともに、シグネチャレジスタの動作
モード（シフトモード／シグネチャ解析動作モード）を
制御する。セレクタ４がバイパス側、つまりセレクタ４
の一入力端子側（データ入力１側）に切替えられたとき
、シグネチャレジスタ８は、シグネチャ解析動作モード
になり、セレクタ４が非バイパス側、つまり他入力端子
側（データ入力０側）に切替えられたとき、シグネチャ
レジスタ８はシフトモードに設定されるようになってい
る。

【００３０】次に回路ブロックを動作テストする手順を
説明する。 （手順１）ラッチ回路５にリセット信号Ｒを与えて、ラ
ッチ回路５をリセットし、セレクタ４が制御用スキャン
レジスタ７ｃが出力するシリアルデータを選択するよう
に、つまり非バイパス状態に設定する。これにより、全
ての回路ブロックのスキャンパスが直列接続され、最長
のスキャンパスになる。また、シグネチャレジスタ８が
シフトモードになる。

【００３１】（手順２）スキャンパスのシフト動作によ
り、全ての回路ブロックのラッチ回路５のデータ入力端
子に接続される制御用スキャンレジスタ７ｃに「１」を
設定し、シグネチャレジスタ８と、データ入力用スキャ
ンレジスタ（ＲＯＭ　の場合、アドレス信号に対応する
スキャンレジスタ）とに初期値を設定する。

【００３２】（手順３）ラッチ回路５にイネーブル信号
Ｔを与え、制御データをラッチし、このデータに応じて
、各回路ブロックのセレクタ４を切替える（全ての回路
ブロックのテスト回路はバイパス状態に設定される。 またシグネチャレジスタ８はシグネチャ解析動作モード
になる）。

【００３３】（手順４）データ入力用スキャンレジスタ
７ａに全周期系列コードを１ビットづつシフトインしな
がら、シグネチャレジスタ８がシグネチャ解析動作を行
う。

【００３４】（手順５）ラッチ回路５にリセット信号Ｒ
を与えてラッチ回路５をリセットし、セレクタ４を非バ
イパス状態に設定する（これにより全てのスキャンパス
は直列に接続され、最長のスキャンパスになる。またシ
グネチャレジスタ８はシフトモードになる）。

【００３５】（手順６）シフト動作によって、テスト結
果であるシグネチャを１ビットづつ読出す。図２はシリ
アル入力に用いる全周期系列コードを示したものであっ
て、ビット列０００１００１１０１０１１１１００００
　は４次の全周期系列コードの一例を示している。この
ビット列中の連続する４ビットが示す値は全て異なって
おり、「０」から「１５」の値を尽している　（１０進
表示参照）　。一般にｎ次の全周期系列コードでは連続
するｎビットが示す値は異なり、「０」から「２ｎ　−
１」の値を尽くしている。

【００３６】したがって、ｎ次の全周期系列コードをｎ
ビットのシフトレジスタにシフトインすれば、ランダム
な順序ではあるが「０」から「２ｎ　−１」までの全て
の値を発生できる。このとき、最初のｎ−１ビットのシ
フト動作ではデータが確定していないが、その後は僅か
１回のシフト動作で値を更新できることになる。

【００３７】本発明のテスト回路では、このようにして
発生させたデータを、回路ブロックに与えてその動作を
テストする。ｎ入力の回路ブロックに対してｎ次の全周
期系列コードを適用すれば「０」から「２ｎ　−１」ま
での全ての入力値を与えることができるので効果的にテ
ストできる。次に図１に示すテスト回路を用いた場合の
回路ブロックのテストサイクル数について説明する。

【００３８】例えば、１０２４ワード、８ビットのＲＯ
Ｍ　の場合、ワード数は２１０＝１０２４であるから、
ｎ＝１０であり１０次の全周期系列コードを用いる。ま
た、８ビットのシグネチャレジスタを用いる。ここでは
、従来のスキャンテストと比較するために、全てのテス
ト回路が既にバイパスモードに設定されていると仮定す
る。つまり、アドレス及びシグネチャの初期値が既に設
定されていると仮定する。したがって、手順４以降のテ
ストサイクルのみを考える。手順４では、１回のシフト
動作でアドレスを更新し、ＲＯＭ　の読出しを行い、シ
グネチャレジスタ８をシグネチャ解析動作させる。

【００３９】これをワード数分繰り返すので１０２４テ
ストサイクルになる。手順５はリセットのために１テス
トサイクル必要である。手順６では動作テスト結果であ
るシグネチャをシフトアウトするので、制御用スキャン
レジスタ７ｃを含めて９回（８＋１回）のシフト動作が
必要である。ただし、制御用スキャンレジスタ７ｃは１
個のスキャンレジスタで構成されると仮定している。し
たがって手順４，手順５，手順６では合計１０２４＋（
１＋９）＝１０３４テストサイクルになる。

【００４０】これは、回路ブロックの信号が直接制御観
測できる場合の１０２４テストサイクルに比べて１％増
加しただけであり、テスト時間を短縮するのに十分な効
果があることが判る。なお、図１に示すテスト回路を用
いれば、シグネチャ解析動作中はテスト回路がバイパス
状態になり、シリアル入力ＳＩとして与えられた全周期
系列コードを後段のテスト回路のシリアル入力として与
えることができ、後段の回路ブロックも同様にシグネチ
ャ解析動作をさせ得る。つまり、複数の回路ブロック　
（ＲＯＭ　又は乗算器等）　の動作を同時にテストする
ことができるので、テスト時間を更に短縮できる。

【００４１】図３は本発明の他の実施例を示す半導体集
積回路装置のテスト回路の構成図である。データ入力用
スキャンレジスタ７ａのシリアル出力端子とシグネチャ
レジスタ８のシリアル入力端子とを接続する回路途中に
制御用スキャンレジスタ７ｄを介装している。

【００４２】一方、ラッチ回路５の出力データはＡＮＤ
　回路９ａの負論理の一入力端子、シグネチャレジスタ
８のモード切換端子及びＡＮＤ　回路９ｂの一入力端子
へ入力されている。シフトクロックＳＣＫ　はＡＮＤ　
回路９ａの他入力端子へ入力されており、ＡＮＤ　回路
９ａの出力は制御用スキャンレジスタ７ｄのクロック端
子に与えられている。制御用スキャンレジスタ７ｄの出
力データは、シグネチャレジスタ８のシリアル入力端子
及びＡＮＤ　回路９ｂの負論理の他入力端子へ入力され
ており、ＡＮＤ　介す９ｂの出力はセレクタ４の制御端
子へ与えられている。

【００４３】そしてそれ以外の構成は図１に示したテス
ト回路と同様に構成されている。ラッチ回路５が出力す
るデータが「０」の場合、ＡＮＤ　回路９ｂの出力は「
０」になり、セレクタ４はそのデータ入力１側、つまり
制御用スキャンレジスタ７ｃが出力するデータを選択す
るように切替わるため、テスト回路は非バイパス状態に
なる。

【００４４】一方、ラッチ回路５が出力するデータが「
１」の場合、セレクタ４はＡＮＤ　回路９ｂを介して制
御用スキャンレジスタ７ｄが保持するデータによって切
換制御される。つまり、テスト回路をバイパス状態又は
非バイパス状態にするかの設定は、回路ブロックごとに
設定されたスキャンレジスタ７ｄに設定されたデータに
より行われる。また、ＡＮＤ　回路９ａはスキャンレジ
スタ７ｄへのシフトクロックＳＣＫ　を抑制するために
設けられており、ラッチ回路５の出力が「１」の場合に
、シフトクロックＳＣＫ　を抑制する。

【００４５】次にこのテスト回路による回路ブロックの
テスト手順を説明する。 （手順１）リセット信号Ｒをラッチ回路５に与えて、リ
セット付きラッチ回路５をリセットし、セレクタ４を非
バイパス状態に設定する。これにより全てのスキャンレ
ジスタは直列接続され、最長のスキャンパスになる。ま
たシグネチャレジスタ８がシフトモードになる。

【００４６】（手順２）スキャンパスのシフト動作によ
り、全ての回路ブロックのラッチ回路５のデータ入力端
子に接続される制御用スキャンレジスタ７ｃに「１」を
設定し、被テスト回路ブロック２の制御用スキャンレジ
スタ７ｄにセレクタ４が非バイパス側（データ入力０側
）を選択するデータを設定し、それ以外の回路ブロック
のスキャンレジスタ７ｄには、セレクタ４がバイパス側
（データ入力１側）を選択するデータを設定し、被テス
ト回路ブロックのシグネチャレジスタ８とデータ入力用
スキャンレジスタ７ａ　（回路ブロックがＲＯＭ　の場
合、アドレス信号に対応するスキャンレジスタ）　に初
期値を設定する。

【００４７】（手順３）ラッチ回路５にイネーブル信号
Ｔを与え、制御データをラッチする。この場合、被テス
ト回路ブロックのテスト回路は非バイパス状態になる。 そしてシグネチャレジスタ８はシグネチャ解析動作をす
る。また、それ以外の回路ブロックのテスト回路はバイ
パス状態になる。

【００４８】（手順４）データ入力用スキャンレジスタ
７ａに全周期系列コードを１ビットづつシフトインしな
がらシグネチャ解析動作を行う。このとき、スキャンレ
ジスタ７ｄへのシフトクロックＳＣＫ　が抑制されてい
るので、セレクタ４が切替わることがない。そして、被
テスト回路ブロックのシグネチャレジスタ８のシリアル
出力データは制御用スキャンレジスタ７ｃ及びセレクタ
４を通過して後段のテスト回路付き回路ブロック側に伝
達される。 後段の回路ブロックのテスト回路はバイパス状態に設定
されているので、伝達されたシリアル出力データは、半
導体集積回路チップ１のシリアル出力端子ＳＯＣ　に出
力される。したがって、ＬＳＩ　テスタによって、この
ときのデータをチェックすれば回路ブロックの故障検出
率を高めることができる。

【００４９】（手順５）リセット信号Ｒを与えリセット
付きラッチ回路５をリセットし、セレクタ４を非バイパ
ス状態に設定する。これにより全てのスキャンレジスタ
が直列接続され、最長のスキャンパスになる。また、シ
グネチャレジスタ８がシフトを動作をする。

【００５０】（手順６）シフト動作によって、動作テス
ト結果であるシグネチャレジスタ８のデータを１ビット
づつ読出す。このテスト回路によれば、手順４において
もシグネチャレジスタ８のシリアル出力データをチェッ
クできるので、回路ブロックの故障検出率を高めること
ができ、信頼性が高い半導体集積回路装置を得ることが
できる。

【００５１】

【発明の効果】以上詳述したように、第１発明によれば
半導体集積回路装置の回路ブロックの動作をテストする
時間を大幅に短縮することができる。また第２発明によ
れば、故障検出率を高め得て信頼性が高い半導体集積回
路装置を得ることができる。第３発明によれば回路ブロ
ックの動作をテストする時間を短縮できる等の優れた効
果を奏する。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置のテスト回路
の構成図である。

【図２】４次の全周期系列コードの一例を示す図である
。

【図３】本発明に係る半導体集積回路装置のテスト回路
の他の実施例を示す構成図である。

【図４】バイパス機能を有するスキャンパスを備えた従
来の半導体集積回路装置の構成図である。

【図５】従来のテスト回路付き回路ブロックの構成図で
ある。

【符号の説明】 １　　　　　　半導体集積回路チップ ２　　　　　　回路ブロック ４　　　　　　セレクタ ５　　　　　　ラッチ回路 ７ａ　　　　　　データ入力用スキャンレジスタ７ｂ　
　　　　　データ出力用スキャンレジスタ７ｃ，７ｄ　
　　制御用スキャンレジスタ８　　　　　　シグネチャ
レジスタ ９ａ，９ｂ　　　ＡＮＤ　回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　テストデータをデータ入力用スキャン
   レジスタを介してテスト対象の回路ブロックに入力し、
   回路ブロックが出力するデータを、データ入力用スキャ
   ンレジスタと直列接続されたデータ出力用スキャンレジ
   スタへ入力するようにしており、前記テストデータ及び
   データ出力用スキャンレジスタの出力データをセレクタ
   により択一的に選択して、セレクタがテストデータを選
   択した場合はテストデータを入力したときの回路ブロッ
   クが出力するデータをデータ出力用スキャンレジスタに
   入力し、前記出力データを選択した場合はデータ出力用
   スキャンレジスタがシフト動作する半導体集積回路装置
   において、前記データ出力用スキャンレジスタにシグネ
   チャレジスタを用いており、前記セレクタがテストデー
   タを選択した場合にデータ出力用スキャンレジスタをシ
   グネチャ解析動作すべく構成してあることを特徴とする
   半導体集積回路装置。
2. 【請求項２】　　テストデータをデータ入力用スキャン
   レジスタを介してテスト対象の回路ブロックに入力し、
   回路ブロックが出力するデータを、データ入力用スキャ
   ンレジスタと直列接続されたデータ出力用スキャンレジ
   スタへ入力するようにしており、前記テストデータ及び
   データ出力用スキャンレジスタの出力データをセレクタ
   により択一的に選択して、セレクタがテストデータを選
   択した場合はテストデータを入力したときの回路ブロッ
   クが出力するデータをデータ出力用スキャンレジスタに
   入力し、前記出力データを選択した場合はデータ出力用
   レジスタがシフト動作する半導体集積回路装置において
   、前記データ出力用スキャンレジスタにシグネチャレジ
   スタを用いており、前記データ入力用スキャンレジスタ
   及びデータ出力用スキャンレジスタを直列接続している
   回路途中に介装させた制御用スキャンレジスタと、該制
   御用スキャンレジスタに与えるシフトクロックを入力す
   べき第１ゲート回路と、前記セレクタを制御する信号を
   入力すべき第２ゲート回路とを備え、前記セレクタがテ
   ストデータを選択してデータ出力用スキャンレジスタが
   シグネチャ解析動作をする場合は、第１ゲート回路によ
   り制御用スキャンレジスタに与えるシフトクロックを抑
   制して、制御用スキャンレジスタが保持するデータに応
   じて第２ゲート回路が出力する信号により、セレクタを
   制御すべく構成してあることを特徴とする半導体集積回
   路装置。
3. 【請求項３】　　テストデータをデータ入力用スキャン
   レジスタを介してテスト対象の回路ブロックに入力し、
   テストデータを入力したときの回路ブロックが出力する
   データを、データ入力用スキャンレジスタと直列接続さ
   れたデータ出力用スキャンレジスタへ入力し、前記テス
   トデータ及びデータ出力用スキャンレジスタの出力デー
   タをセレクタにより択一的に選択して、セレクタがテス
   トデータを選択した場合は、テストデータを入力したと
   きの回路ブロックからのデータをデータ出力用スキャン
   レジスタに入力し、前記出力データを選択した場合はデ
   ータ出力用スキャンレジスタをシフト動作させる回路ブ
   ロックのテスト方法において、前記データ出力用スキャ
   ンレジスタにシグネチャレジスタを用いるとともに、前
   記テストデータに全周期系列コードを用いており、セレ
   クタが前記出力データを選択するステップと、データ入
   力用スキャンレジスタ及びデータ出力用スキャンレジス
   タに初期値を設定するステップと、データ出力用スキャ
   ンレジスタの出力データに応じてセレクタを制御するス
   テップと、データ入力用スキャンレジスタに全周期系列
   コードを１ビットづつ入力しながらデータ出力用スキャ
   ンレジスタをシグネチャ解析動作を行わせるステップと
   、セレクタが出力データを選択するステップと、テスト
   結果であるデータ出力用スキャンレジスタのデータを１
   ビットづつシフトアウトするステップとを有することを
   特徴とする回路ブロックのテスト方法。