JPH04337596A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
- Publication number
- JPH04337596A JPH04337596A JP3107076A JP10707691A JPH04337596A JP H04337596 A JPH04337596 A JP H04337596A JP 3107076 A JP3107076 A JP 3107076A JP 10707691 A JP10707691 A JP 10707691A JP H04337596 A JPH04337596 A JP H04337596A
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- Japan
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置中、ダ
イナミックＲＡＭ（ ｄｙｎａｍｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓｍｅｍｏｒｙ．以下、ＤＲＡＭという）に
関する。
イナミックＲＡＭ（ ｄｙｎａｍｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓｍｅｍｏｒｙ．以下、ＤＲＡＭという）に
関する。
【０００２】ＤＲＡＭは、記憶素子としてキャパシタを
用いているので、データ保持のために、一定時間内に一
定回数のリフレッシュ動作を必要とする。このリフレッ
シュ動作中は、ＤＲＡＭの本来的使用であるリード動作
、ライト動作を行うことができない。したがって、使用
効率の点からして、全使用時間に対するリフレッシュ時
間の割合は小さいほうが好ましい。
用いているので、データ保持のために、一定時間内に一
定回数のリフレッシュ動作を必要とする。このリフレッ
シュ動作中は、ＤＲＡＭの本来的使用であるリード動作
、ライト動作を行うことができない。したがって、使用
効率の点からして、全使用時間に対するリフレッシュ時
間の割合は小さいほうが好ましい。
【０００３】
【従来の技術】従来のＤＲＡＭは、ＣＢＲ（ＣＡＳビフ
ォアＲＡＳ）リフレッシュ・サイクルや、ＲＡＳオンリ
・リフレッシュ・サイクル等においてリフレッシュ動作
を実行できるように構成されている。
ォアＲＡＳ）リフレッシュ・サイクルや、ＲＡＳオンリ
・リフレッシュ・サイクル等においてリフレッシュ動作
を実行できるように構成されている。
【０００４】
【発明が解決しようとする課題】かかる従来のＤＲＡＭ
においては、１リフレッシュサイクルの間に１行をリフ
レッシュできるように構成され、また、そのように制御
されている。このため、全使用時間に占めるリフレッシ
ュ時間の割合が大きく、使用効率の点から問題があった
。
においては、１リフレッシュサイクルの間に１行をリフ
レッシュできるように構成され、また、そのように制御
されている。このため、全使用時間に占めるリフレッシ
ュ時間の割合が大きく、使用効率の点から問題があった
。
【０００５】本発明は、かかる点に鑑み、全使用時間に
占めるリフレッシュ時間の割合を小さくして、その使用
効率を高めることができるようにしたダイナミックＲＡ
Ｍを提供することを目的とする。
占めるリフレッシュ時間の割合を小さくして、その使用
効率を高めることができるようにしたダイナミックＲＡ
Ｍを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によるＤＲＡＭは
、外部から供給される一定の信号からリフレッシュサイ
クルを検出するリフレッシュサイクル検出手段と、この
リフレッシュサイクル検出手段がリフレッシュサイクル
を検出した場合には、１リフレッシュサイクルの間に、
複数行を１行ずつ順にリフレッシュできるように行アド
レス信号を出力する行アドレス信号発生手段とを設けて
構成される。
、外部から供給される一定の信号からリフレッシュサイ
クルを検出するリフレッシュサイクル検出手段と、この
リフレッシュサイクル検出手段がリフレッシュサイクル
を検出した場合には、１リフレッシュサイクルの間に、
複数行を１行ずつ順にリフレッシュできるように行アド
レス信号を出力する行アドレス信号発生手段とを設けて
構成される。
【０００７】
【作用】本発明によれば、１リフレッシュサイクルの間
に、複数行のリフレッシュを行うことができるので、全
使用時間に占めるリフレッシュ時間の割合を小さくする
ことができる。
に、複数行のリフレッシュを行うことができるので、全
使用時間に占めるリフレッシュ時間の割合を小さくする
ことができる。
【０００８】
【実施例】以下、まず、図１及び図２を参照して本発明
の一実施例について説明する。
の一実施例について説明する。
【０００９】図１は本発明の一実施例の要部を示すブロ
ック図、図２は本発明の一実施例におけるリフレッシュ
動作を示すタイムチャートであり、図１において、１は
メモリセルアレイ、２はワード線デコーダ、３はセンス
アンプである。なお、センスアンプ３は、センス動作が
終了すると、図２ｈに示すようなＨレベルからなるセン
ス動作終了信号Ｓ６を出力するように構成される。
ック図、図２は本発明の一実施例におけるリフレッシュ
動作を示すタイムチャートであり、図１において、１は
メモリセルアレイ、２はワード線デコーダ、３はセンス
アンプである。なお、センスアンプ３は、センス動作が
終了すると、図２ｈに示すようなＨレベルからなるセン
ス動作終了信号Ｓ６を出力するように構成される。
【００１０】また、４はＲＡＳバー信号を受けて基本信
号Ｓ１を出力するタイミング発生回路であり、具体的に
は、図２ａに示すようなＲＡＳバー信号に対応して図２
ｃに示すような基本信号Ｓ１を出力するものである。
号Ｓ１を出力するタイミング発生回路であり、具体的に
は、図２ａに示すようなＲＡＳバー信号に対応して図２
ｃに示すような基本信号Ｓ１を出力するものである。
【００１１】また、５はＲＡＳバー信号及びＣＡＳバー
信号の変化からＣＢＲリフレッシュサイクルを検出する
ＣＢＲ検出回路であり、具体的には、図２ｂに示すよう
に、ＣＡＳバー信号がアクティブになった後に、図２ａ
に示すように、ＲＡＳバー信号がアクティブになった場
合に、図２ｄに示すようなＣＢＲ検出信号Ｓ２を出力す
るものである。
信号の変化からＣＢＲリフレッシュサイクルを検出する
ＣＢＲ検出回路であり、具体的には、図２ｂに示すよう
に、ＣＡＳバー信号がアクティブになった後に、図２ａ
に示すように、ＲＡＳバー信号がアクティブになった場
合に、図２ｄに示すようなＣＢＲ検出信号Ｓ２を出力す
るものである。
【００１２】また、６もタイミング発生回路であるが、
このタイミング発生回路６は、ワード線デコーダ２を活
性化するワード線デコーダ活性化信号Ｓ３と、センスア
ンプ３を活性化するセンスアンプ活性化信号Ｓ４と、後
述するアドレス切換回路９のアドレス切換動作を制御す
るアドレス切換信号Ｓ５とを出力するものである。具体
的には、タイミング発生回路４から出力される基本信号
Ｓ１とＣＢＲ検出回路５から出力されるＣＢＲ検出信号
Ｓ２とを受けて、図２ｅ（ｘ）に示すようなタイミング
のワード線デコーダ活性化信号Ｓ３及び図２ｆ（ｘ）に
示すようなタイミングのセンスアンプ活性化信号Ｓ４を
出力する。また、図２ｈ（ｘ）に示すように、センスア
ンプ３から１回目のセンス動作終了信号Ｓ６が供給され
ると、ワード線デコーダ２及びセンスアンプ３を順にリ
セットした後、図２ｇに示すように、アドレス切換信号
Ｓ５を出力し、新たに、図２ｅ（ｙ）に示すようなタイ
ミングのワード線デコーダ活性化信号Ｓ３及び図２ｆ（
ｙ）に示すようなタイミングのセンスアンプ活性化信号
Ｓ４を出力する。そして、図２ｈ（ｙ）に示すように、
２回目のセンス動作終了信号Ｓ６が出力されると、ワー
ド線デコーダ２、センスアンプ３及びアドレス切換回路
９を順にリセットする。
このタイミング発生回路６は、ワード線デコーダ２を活
性化するワード線デコーダ活性化信号Ｓ３と、センスア
ンプ３を活性化するセンスアンプ活性化信号Ｓ４と、後
述するアドレス切換回路９のアドレス切換動作を制御す
るアドレス切換信号Ｓ５とを出力するものである。具体
的には、タイミング発生回路４から出力される基本信号
Ｓ１とＣＢＲ検出回路５から出力されるＣＢＲ検出信号
Ｓ２とを受けて、図２ｅ（ｘ）に示すようなタイミング
のワード線デコーダ活性化信号Ｓ３及び図２ｆ（ｘ）に
示すようなタイミングのセンスアンプ活性化信号Ｓ４を
出力する。また、図２ｈ（ｘ）に示すように、センスア
ンプ３から１回目のセンス動作終了信号Ｓ６が供給され
ると、ワード線デコーダ２及びセンスアンプ３を順にリ
セットした後、図２ｇに示すように、アドレス切換信号
Ｓ５を出力し、新たに、図２ｅ（ｙ）に示すようなタイ
ミングのワード線デコーダ活性化信号Ｓ３及び図２ｆ（
ｙ）に示すようなタイミングのセンスアンプ活性化信号
Ｓ４を出力する。そして、図２ｈ（ｙ）に示すように、
２回目のセンス動作終了信号Ｓ６が出力されると、ワー
ド線デコーダ２、センスアンプ３及びアドレス切換回路
９を順にリセットする。
【００１３】また、７はリフレッシュすべき行を指示す
る行アドレス信号、即ち、リフレッシュアドレス信号を
出力するリフレッシュカウンタ、８はリフレッシュカウ
ンタ７から出力されたリフレッシュアドレス信号を反転
する反転回路、９、１０はアドレス切換回路であり、ア
ドレス切換回路９は、アドレス切換信号Ｓ５が供給され
る前は、アドレス切換回路１０に対してリフレッシュカ
ウンタ７から出力されたリフレッシュアドレス信号を供
給し、アドレス切換信号Ｓ５が供給された場合は、これ
に対応して、リフレッシュカウンタ７から出力されるリ
フレッシュアドレス信号に代わり、反転回路８から出力
されるリフレッシュアドレス信号をアドレス切換回路１
０に供給するものである。
る行アドレス信号、即ち、リフレッシュアドレス信号を
出力するリフレッシュカウンタ、８はリフレッシュカウ
ンタ７から出力されたリフレッシュアドレス信号を反転
する反転回路、９、１０はアドレス切換回路であり、ア
ドレス切換回路９は、アドレス切換信号Ｓ５が供給され
る前は、アドレス切換回路１０に対してリフレッシュカ
ウンタ７から出力されたリフレッシュアドレス信号を供
給し、アドレス切換信号Ｓ５が供給された場合は、これ
に対応して、リフレッシュカウンタ７から出力されるリ
フレッシュアドレス信号に代わり、反転回路８から出力
されるリフレッシュアドレス信号をアドレス切換回路１
０に供給するものである。
【００１４】また、アドレス切換回路１０は、ＣＢＲ検
出回路５からＣＢＲ検出信号Ｓ２が供給される前は、ワ
ード線デコーダ２に対して外部から供給される行アドレ
ス信号を供給し、ＣＢＲ検出信号Ｓ２が供給された場合
には、これに対応して、外部から供給される行アドレス
信号に代わり、アドレス切換回路９から供給されるリフ
レッシュアドレス信号をワード線デコーダ２に供給する
ものである。
出回路５からＣＢＲ検出信号Ｓ２が供給される前は、ワ
ード線デコーダ２に対して外部から供給される行アドレ
ス信号を供給し、ＣＢＲ検出信号Ｓ２が供給された場合
には、これに対応して、外部から供給される行アドレス
信号に代わり、アドレス切換回路９から供給されるリフ
レッシュアドレス信号をワード線デコーダ２に供給する
ものである。
【００１５】このように構成された本実施例においては
、ＲＡＳバー信号及びＣＡＳバー信号がＣＡＳバー信号
、ＲＡＳバー信号の順にアクティブになると、即ち、Ｃ
ＢＲリフレッシュサイクルとなると（図２ａ、ｂ参照）
、ＣＢＲ検出回路５がこれを検出する（図２ｄ参照）。 すると、アドレス切換回路１０は、外部から供給される
行アドレス信号に代わり、アドレス切換回路９から出力
されるリフレッシュアドレス信号、即ち、リフレッシュ
カウンタ７から出力されるリフレッシュアドレス信号を
ワード線デコーダ２に供給する（図２ｉ（ｘ）参照）。
、ＲＡＳバー信号及びＣＡＳバー信号がＣＡＳバー信号
、ＲＡＳバー信号の順にアクティブになると、即ち、Ｃ
ＢＲリフレッシュサイクルとなると（図２ａ、ｂ参照）
、ＣＢＲ検出回路５がこれを検出する（図２ｄ参照）。 すると、アドレス切換回路１０は、外部から供給される
行アドレス信号に代わり、アドレス切換回路９から出力
されるリフレッシュアドレス信号、即ち、リフレッシュ
カウンタ７から出力されるリフレッシュアドレス信号を
ワード線デコーダ２に供給する（図２ｉ（ｘ）参照）。
【００１６】その後、ワード線デコーダ２及びセンスア
ンプ３がワード線デコーダ２、センスアンプ３の順に活
性化され（図２ｅ、ｆ参照）、リフレッシュカウンタ７
から出力されたリフレッシュアドレス信号が指定する行
のリフレッシュが行われる。そして、このリフレッシュ
が終了すると（図２ｈ参照）、ワード線デコーダ２及び
センスアンプ３がワード線デコーダ２、センスアンプ３
の順にリセットされた後、アドレス切換信号Ｓ５がアド
レス切換回路９に供給され（図２ｅ、ｆ、ｇ参照）、リ
フレッシュカウンタ７から出力されるリフレッシュアド
レス信号に代わり、反転回路８から出力されるリフレッ
シュアドレス信号がワード線デコーダ２に供給され（図
２ｉ（ｙ）参照）、更に続いて、ワード線デコーダ２及
びセンスアンプ３がワード線デコーダ２、センスアンプ
３の順に活性化され（図２ｅ、ｆ参照）、反転回路８か
ら出力されたリフレッシュアドレス信号が指定する行の
リフレッシュが行われる。そして、その後、ワード線デ
コーダ２、センスアンプ３及びアドレス切換回路９が順
にリセットされる（図２ｅ、ｆ、ｇ参照）。
ンプ３がワード線デコーダ２、センスアンプ３の順に活
性化され（図２ｅ、ｆ参照）、リフレッシュカウンタ７
から出力されたリフレッシュアドレス信号が指定する行
のリフレッシュが行われる。そして、このリフレッシュ
が終了すると（図２ｈ参照）、ワード線デコーダ２及び
センスアンプ３がワード線デコーダ２、センスアンプ３
の順にリセットされた後、アドレス切換信号Ｓ５がアド
レス切換回路９に供給され（図２ｅ、ｆ、ｇ参照）、リ
フレッシュカウンタ７から出力されるリフレッシュアド
レス信号に代わり、反転回路８から出力されるリフレッ
シュアドレス信号がワード線デコーダ２に供給され（図
２ｉ（ｙ）参照）、更に続いて、ワード線デコーダ２及
びセンスアンプ３がワード線デコーダ２、センスアンプ
３の順に活性化され（図２ｅ、ｆ参照）、反転回路８か
ら出力されたリフレッシュアドレス信号が指定する行の
リフレッシュが行われる。そして、その後、ワード線デ
コーダ２、センスアンプ３及びアドレス切換回路９が順
にリセットされる（図２ｅ、ｆ、ｇ参照）。
【００１７】このように、本実施例においては、ＣＢＲ
リフレッシュサイクルになると、従来のＣＢＲリフレッ
シュサイクルの場合と異なり、１リフレッシュサイクル
の間に、２行のリフレッシュを行うことができるので、
全使用時間に占めるリフレッシュ時間の割合を小さくし
、その使用効率を高めることができる。
リフレッシュサイクルになると、従来のＣＢＲリフレッ
シュサイクルの場合と異なり、１リフレッシュサイクル
の間に、２行のリフレッシュを行うことができるので、
全使用時間に占めるリフレッシュ時間の割合を小さくし
、その使用効率を高めることができる。
【００１８】なお、上述の実施例においては、センスア
ンプ３から出力されるセンス動作終了信号Ｓ６に基づい
て自動的に２回目のリフレッシュを行うようにしている
が、この代わりに、図３に示すように、ＣＢＲリフレッ
シュサイクルを検出した場合にはワード線ｊを活性化し
、１回目のリフレッシュを行い、その後、ＲＡＳバー信
号がアクティブ状態の下でＣＡＳバー信号が非アクティ
ブになったことを検出してからワード線ｋを活性化し、
２回目のリフレッシュ動作を行うように構成しても良い
。なお、このように構成する場合においては、ＲＡＳバ
ー信号をＣＡＳバー信号よりも先に非アクティブにする
と、従来のＣＢＲリフレッシュのように１リフレッシュ
サイクルの間に１行のみをリフレッシュすることになる
。
ンプ３から出力されるセンス動作終了信号Ｓ６に基づい
て自動的に２回目のリフレッシュを行うようにしている
が、この代わりに、図３に示すように、ＣＢＲリフレッ
シュサイクルを検出した場合にはワード線ｊを活性化し
、１回目のリフレッシュを行い、その後、ＲＡＳバー信
号がアクティブ状態の下でＣＡＳバー信号が非アクティ
ブになったことを検出してからワード線ｋを活性化し、
２回目のリフレッシュ動作を行うように構成しても良い
。なお、このように構成する場合においては、ＲＡＳバ
ー信号をＣＡＳバー信号よりも先に非アクティブにする
と、従来のＣＢＲリフレッシュのように１リフレッシュ
サイクルの間に１行のみをリフレッシュすることになる
。
【００１９】また、上述の実施例においては、リフレッ
シュカウンタ７と、反転回路８と、アドレス切換回路９
とを設けているが、この代わりに、加算あるいは減算機
能を持ったリフレッシュカウンタを設けるように構成し
ても良い。この場合、このリフレッシュカウンタにはタ
イミング発生回路６から加算あるいは減算クロックが供
給されるようにする。また、この場合には、１リフレッ
シュサイクルの間に３行以上のリフレッシュを行うこと
が可能となる。
シュカウンタ７と、反転回路８と、アドレス切換回路９
とを設けているが、この代わりに、加算あるいは減算機
能を持ったリフレッシュカウンタを設けるように構成し
ても良い。この場合、このリフレッシュカウンタにはタ
イミング発生回路６から加算あるいは減算クロックが供
給されるようにする。また、この場合には、１リフレッ
シュサイクルの間に３行以上のリフレッシュを行うこと
が可能となる。
【００２０】
【発明の効果】本発明によれば、１リフレッシュサイク
ルの間に複数行のリフレッシュを行うことができるので
、全使用時間に占めるリフレッシュ時間の割合を小さく
し、その使用効率を高めることができる。
ルの間に複数行のリフレッシュを行うことができるので
、全使用時間に占めるリフレッシュ時間の割合を小さく
し、その使用効率を高めることができる。
【図１】本発明の一実施例の要部を示すブロック図であ
る。
る。
【図２】本発明の一実施例におけるリフレッシュ動作を
示すタイムチャートである。
示すタイムチャートである。
【図３】本発明の他の実施例を説明するためのタイムチ
ャートである。
ャートである。
１ メモリセルアレイ
２ ワード線デコーダ
３ センスアンプ
４ タイミング発生回路
５ ＣＢＲ検出回路
６ タイミング発生回路
７ リフレッシュカウンタ
８ 反転回路
９ アドレス切換回路
１０ アドレス切換回路
Claims (1)
- 【請求項１】外部から供給される一定の信号からリフレ
ッシュサイクルを検出するリフレッシュサイクル検出手
段と、該リフレッシュサイクル検出手段がリフレッシュ
サイクルを検出した場合には、１リフレッシュサイクル
の間に、複数行を１行ずつ順にリフレッシュできるよう
に行アドレス信号を出力する行アドレス信号発生手段と
を設けて構成されていることを特徴とするダイナミック
ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107076A JPH04337596A (ja) | 1991-05-13 | 1991-05-13 | ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107076A JPH04337596A (ja) | 1991-05-13 | 1991-05-13 | ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337596A true JPH04337596A (ja) | 1992-11-25 |
Family
ID=14449877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107076A Pending JPH04337596A (ja) | 1991-05-13 | 1991-05-13 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002133853A (ja) * | 2000-10-26 | 2002-05-10 | Asahi Kasei Microsystems Kk | 半導体記憶装置 |
-
1991
- 1991-05-13 JP JP3107076A patent/JPH04337596A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002133853A (ja) * | 2000-10-26 | 2002-05-10 | Asahi Kasei Microsystems Kk | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990427 |