JPH04337597A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04337597A JPH04337597A JP3138485A JP13848591A JPH04337597A JP H04337597 A JPH04337597 A JP H04337597A JP 3138485 A JP3138485 A JP 3138485A JP 13848591 A JP13848591 A JP 13848591A JP H04337597 A JPH04337597 A JP H04337597A
- Authority
- JP
- Japan
- Prior art keywords
- node
- bit line
- becomes
- potential
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置、特に
半導体集積回路に内蔵するスタティックＲＡＭの消費電
力低減を図ったものに関するものである。
半導体集積回路に内蔵するスタティックＲＡＭの消費電
力低減を図ったものに関するものである。
【０００２】
【従来の技術】図３は従来の半導体記憶装置（スタティ
ックＲＡＭ）を示す回路図であり、図において、１はＮ
ＭＯＳＦＥＴ、２はＰＭＯＳＦＥＴ、３はインバータ素
子、４はＮＡＮＤ素子、５はＮＯＲ素子、６はＯＲ素子
であり、インバータ素子３が２つ逆並列に接続されてで
きたデータラッチがメモリセルとして用いられている。 またインバータ素子３は導電型の異なる一対のＭＯＳＴ
が電源１８−接地間に直列に接続された構造を有してい
る。
ックＲＡＭ）を示す回路図であり、図において、１はＮ
ＭＯＳＦＥＴ、２はＰＭＯＳＦＥＴ、３はインバータ素
子、４はＮＡＮＤ素子、５はＮＯＲ素子、６はＯＲ素子
であり、インバータ素子３が２つ逆並列に接続されてで
きたデータラッチがメモリセルとして用いられている。 またインバータ素子３は導電型の異なる一対のＭＯＳＴ
が電源１８−接地間に直列に接続された構造を有してい
る。
【０００３】またＤＩは書き込みデータの指定を行なう
データ入力信号、Ｗは書込み／読出しを制御する書込み
／読出し制御信号、ＡＥはアドレスイネーブル信号、Ｏ
Ｃはチップ選択状態／非選択状態を指定するチップイネ
ーブル信号であり、語尾の＊は該当する信号がＬになっ
た時に有効な動作を行なうものであることを示す。
データ入力信号、Ｗは書込み／読出しを制御する書込み
／読出し制御信号、ＡＥはアドレスイネーブル信号、Ｏ
Ｃはチップ選択状態／非選択状態を指定するチップイネ
ーブル信号であり、語尾の＊は該当する信号がＬになっ
た時に有効な動作を行なうものであることを示す。
【０００４】図４（ａ）は図３より単位メモリセル分を
抜粋した一部回路図であり、また図４（ｂ）はメモリセ
ルの構造を詳細に示したものであり、この図に従って動
作を説明する。まず、データの読み出し時の動作につい
て説明する。今、ノードＮ８ｂが“Ｌ”（ノードＮ８ａ
は“Ｈ”）の時を考える。読み出し動作を行うため読出
し／書込み制御信号Ｗ＊＝“Ｈ”であり、ノードＮ９＝
“Ｌ”は明らかである。またＮＭＯＳＦＥＴＭ１２，Ｍ
１３は書き込みデータドライバであるため、通常、読出
時にはオフとなっている。ここで、アドレスが決定され
ワード線Ｗ＝“Ｈ”となった時を考える。等価的にノー
ドＮ８ｂとノードＮ１０の電圧を考えると、Ｍ１０，Ｍ
１１のＰＭＯＳＦＥＴ及び、Ｍ１４ａ，Ｍ１４ｂのＮＭ
ＯＳＦＥＴ（アクセストランジスタ）がオン，インバー
タＶ４を構成するドライバトランジスタ（ＮＭＯＳＴ）
４１ｂがオンして、電源電位１８→トランジスタＭ１０
，１１→ノードＮ１０→アクセストランジスタＭ１４ｂ
→ドライバトランジスタＭ４１ｂ→接地１９によるショ
ートパスが発生し貫通電流が流れ、トランジスタ４１ｂ
，アクセストランジスタＭ１４ｂ，トランジスタＭ１０
，Ｍ１１で抵抗分圧された値がノードＮ１０に出力され
る。ここで、ノードＮ８ｂが“Ｌ”であれば、ノードＮ
１０の電圧もインバータＶ６の論理閾値より“Ｌ”にな
るように設計しなければならない。
抜粋した一部回路図であり、また図４（ｂ）はメモリセ
ルの構造を詳細に示したものであり、この図に従って動
作を説明する。まず、データの読み出し時の動作につい
て説明する。今、ノードＮ８ｂが“Ｌ”（ノードＮ８ａ
は“Ｈ”）の時を考える。読み出し動作を行うため読出
し／書込み制御信号Ｗ＊＝“Ｈ”であり、ノードＮ９＝
“Ｌ”は明らかである。またＮＭＯＳＦＥＴＭ１２，Ｍ
１３は書き込みデータドライバであるため、通常、読出
時にはオフとなっている。ここで、アドレスが決定され
ワード線Ｗ＝“Ｈ”となった時を考える。等価的にノー
ドＮ８ｂとノードＮ１０の電圧を考えると、Ｍ１０，Ｍ
１１のＰＭＯＳＦＥＴ及び、Ｍ１４ａ，Ｍ１４ｂのＮＭ
ＯＳＦＥＴ（アクセストランジスタ）がオン，インバー
タＶ４を構成するドライバトランジスタ（ＮＭＯＳＴ）
４１ｂがオンして、電源電位１８→トランジスタＭ１０
，１１→ノードＮ１０→アクセストランジスタＭ１４ｂ
→ドライバトランジスタＭ４１ｂ→接地１９によるショ
ートパスが発生し貫通電流が流れ、トランジスタ４１ｂ
，アクセストランジスタＭ１４ｂ，トランジスタＭ１０
，Ｍ１１で抵抗分圧された値がノードＮ１０に出力され
る。ここで、ノードＮ８ｂが“Ｌ”であれば、ノードＮ
１０の電圧もインバータＶ６の論理閾値より“Ｌ”にな
るように設計しなければならない。
【０００５】次に、インバータＶ５側の電流の流れを説
明するために、本来ノードＮ８ａ＝“Ｈ”として説明す
る代わりにノードＮ８ｂを“Ｈ”として考えてみると、
同じく読み出し動作のため読み出し／書き込み制御信号
Ｗ＊＝“Ｈ”で、ノードＮ９＝“Ｌ”であることは上記
と同様である。また読出時であるためＭ１２，Ｍ１３の
ＮＭＯＳＦＥＴも同様にオフ状態となっている。しかし
上記同様にアドレスが決定され、ワード線Ｗ＝“Ｈ”と
なっても、インバータＶ５を構成するドライバトランジ
スタ４１ａがオフしているため接地１９に到るショート
パスが発生しないため、貫通電流は流れず、“Ｈ”のデ
ータを読み出すことが可能となる。
明するために、本来ノードＮ８ａ＝“Ｈ”として説明す
る代わりにノードＮ８ｂを“Ｈ”として考えてみると、
同じく読み出し動作のため読み出し／書き込み制御信号
Ｗ＊＝“Ｈ”で、ノードＮ９＝“Ｌ”であることは上記
と同様である。また読出時であるためＭ１２，Ｍ１３の
ＮＭＯＳＦＥＴも同様にオフ状態となっている。しかし
上記同様にアドレスが決定され、ワード線Ｗ＝“Ｈ”と
なっても、インバータＶ５を構成するドライバトランジ
スタ４１ａがオフしているため接地１９に到るショート
パスが発生しないため、貫通電流は流れず、“Ｈ”のデ
ータを読み出すことが可能となる。
【０００６】次にデータの書き込み時の動作を説明する
。今、初期状態としてＮ８ｂ＝“Ｈ”，Ｎ８ａ＝“Ｌ”
とし、ノードＮ８ｂにＬを書き込む時を考える。 ＤＩ＊＝“Ｌ”で、書き込み動作のためＷ＊＝“Ｌ”で
あり、ノードＮ９ ＝“Ｈ”となっている。そしてワ
ード線Ｗ＝“Ｈ”となった時、等価的にノードＮ８ｂ，
Ｎ１０の電圧を考えると、インバータＶ５のＮＭＯＳＦ
ＥＴ４１ａがオン、アクセストランジスタＭ１４ａ，１
４ｂがオン、ＮＭＯＳＦＥＴＭ１２，Ｍ１３がオンとな
りビット線のノードＮ１０を接地に接続させる経路、ト
ランジスタ４１ａ→アクセストランジスタＭ１４ａ→ノ
ードＮ１０→トランジスタＭ１２，Ｍ１３のショートパ
スが発生し、ノードＮ１０がプルダウンされる。ここで
ノードＮ８ｂの値がインバータＶ５の論理閾値より“Ｌ
”になることよりはじめて書き込みが完了する。そして
書き込みが完了すれば、ショートパスはなくなり電流の
消費はストップする。
。今、初期状態としてＮ８ｂ＝“Ｈ”，Ｎ８ａ＝“Ｌ”
とし、ノードＮ８ｂにＬを書き込む時を考える。 ＤＩ＊＝“Ｌ”で、書き込み動作のためＷ＊＝“Ｌ”で
あり、ノードＮ９ ＝“Ｈ”となっている。そしてワ
ード線Ｗ＝“Ｈ”となった時、等価的にノードＮ８ｂ，
Ｎ１０の電圧を考えると、インバータＶ５のＮＭＯＳＦ
ＥＴ４１ａがオン、アクセストランジスタＭ１４ａ，１
４ｂがオン、ＮＭＯＳＦＥＴＭ１２，Ｍ１３がオンとな
りビット線のノードＮ１０を接地に接続させる経路、ト
ランジスタ４１ａ→アクセストランジスタＭ１４ａ→ノ
ードＮ１０→トランジスタＭ１２，Ｍ１３のショートパ
スが発生し、ノードＮ１０がプルダウンされる。ここで
ノードＮ８ｂの値がインバータＶ５の論理閾値より“Ｌ
”になることよりはじめて書き込みが完了する。そして
書き込みが完了すれば、ショートパスはなくなり電流の
消費はストップする。
【０００７】次に、ノードＮ８ｂ＝“Ｌ”に、ＤＩ＊＝
“Ｈ”を用いてＨレベルを書き込む場合を考える。先と
同様に考えると、ワード線Ｗ＝“Ｈ”の時ノードＮ９＝
“Ｌ”のため、等価的にノードＮ８ｂ，Ｎ１０の電圧を
考えると、トランジスタＭ１０，Ｍ１１のＰＭＯＳＦＥ
Ｔがオン、インバータＶ４のＮＭＯＳＦＥＴ４１ｂがオ
ンとなり、ビット線のノードＮ１０を電源電位１８に接
続させる経路、トランジスタ４１ｂ→アクセストランジ
スタＭ１４ｂ→ノードＮ１０→トランジスタＭ１０，Ｍ
１１のショートパスが発生し、ノードＮ１０が電源電位
にプルアップされる。ここで、ノードＮ８ｂの値がイン
バータＶ５の論理閾値より“Ｈ”になることより書き込
みが完了する。そして上記同様に電流の消費はストップ
する。
“Ｈ”を用いてＨレベルを書き込む場合を考える。先と
同様に考えると、ワード線Ｗ＝“Ｈ”の時ノードＮ９＝
“Ｌ”のため、等価的にノードＮ８ｂ，Ｎ１０の電圧を
考えると、トランジスタＭ１０，Ｍ１１のＰＭＯＳＦＥ
Ｔがオン、インバータＶ４のＮＭＯＳＦＥＴ４１ｂがオ
ンとなり、ビット線のノードＮ１０を電源電位１８に接
続させる経路、トランジスタ４１ｂ→アクセストランジ
スタＭ１４ｂ→ノードＮ１０→トランジスタＭ１０，Ｍ
１１のショートパスが発生し、ノードＮ１０が電源電位
にプルアップされる。ここで、ノードＮ８ｂの値がイン
バータＶ５の論理閾値より“Ｈ”になることより書き込
みが完了する。そして上記同様に電流の消費はストップ
する。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
（スタティックＲＡＭ）は以上のように構成されている
ので、データ書き込み及び読み出し時に貫通パスが発生
し、特にデータ読み出し時に電源電位からメモリセルの
接地に到る経路で多大な消費電流が流れるなどの問題点
があった。
（スタティックＲＡＭ）は以上のように構成されている
ので、データ書き込み及び読み出し時に貫通パスが発生
し、特にデータ読み出し時に電源電位からメモリセルの
接地に到る経路で多大な消費電流が流れるなどの問題点
があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、データ読み出し時の貫通パスに
よる多大な消費電流を抑えることができる半導体記憶装
置（スタティックＲＡＭ）を得ることを目的とする。
ためになされたもので、データ読み出し時の貫通パスに
よる多大な消費電流を抑えることができる半導体記憶装
置（スタティックＲＡＭ）を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置（スタティックＲＡＭ）は、書き込みドライバト
ランジスタ前段に、データ読出時に上記ビット線電位を
浮遊状態にするビット線浮遊化手段を設け、これをライ
トイネーブル信号で制御するようにしたものである。
憶装置（スタティックＲＡＭ）は、書き込みドライバト
ランジスタ前段に、データ読出時に上記ビット線電位を
浮遊状態にするビット線浮遊化手段を設け、これをライ
トイネーブル信号で制御するようにしたものである。
【００１１】
【作用】この発明においては、書き込みドライバトラン
ジスタ前段に、データ読出時に上記ビット線電位を浮遊
状態にするビット線浮遊化手段を設け、ライトイネーブ
ル信号で制御して読出時のショートパス部をカットする
ようにしたから、データ読み出し時の貫通電流がなくな
り電流の消費を抑えることができる。
ジスタ前段に、データ読出時に上記ビット線電位を浮遊
状態にするビット線浮遊化手段を設け、ライトイネーブ
ル信号で制御して読出時のショートパス部をカットする
ようにしたから、データ読み出し時の貫通電流がなくな
り電流の消費を抑えることができる。
【００１２】
【実施例】図１において、１はＮＭＯＳＦＥＴ、２はＰ
ＭＯＳＦＥＴ、３はＮＡＮＤ素子、７はＭ１，Ｍ２のＮ
ＭＯＳＴとＭ３，Ｍ４のＰＭＯＳＴからなるクロックド
インバータ、８はプリチャージ用ＰＭＯＳＦＥＴである
。
ＭＯＳＦＥＴ、３はＮＡＮＤ素子、７はＭ１，Ｍ２のＮ
ＭＯＳＴとＭ３，Ｍ４のＰＭＯＳＴからなるクロックド
インバータ、８はプリチャージ用ＰＭＯＳＦＥＴである
。
【００１３】次にデータの読み出し時の動作について説
明する。今、初期状態としてノードＮ４が“Ｌ”の時を
考える。読み出し動作を行うため、Ｗ＊＝“Ｈ”であり
、Ｍ３，Ｍ２のトランジスタはＯＦＦ状態となり、ビッ
ト線のノードＮ５がフローティング状態となり、アドレ
スイネーブル信号ＡＥ＊が“Ｈ”の時はプリチャージ用
ＰＭＯＳＦＥＴ８がオンして、ノードＮ５の電位を電源
電位と接続し“Ｈ”固定にする。この状態で、アドレス
イネーブル信号ＡＥ＊が“Ｌ”となり、かつワード線Ｗ
０ が“Ｈ”となれば、アクセストランジスタＭ６がＯ
Ｎ状態してノードＮ４の電位がビット線のノードＮ５に
読み出され同電位”Ｌ”となり、このようにしてメモリ
の情報が読み出される。
明する。今、初期状態としてノードＮ４が“Ｌ”の時を
考える。読み出し動作を行うため、Ｗ＊＝“Ｈ”であり
、Ｍ３，Ｍ２のトランジスタはＯＦＦ状態となり、ビッ
ト線のノードＮ５がフローティング状態となり、アドレ
スイネーブル信号ＡＥ＊が“Ｈ”の時はプリチャージ用
ＰＭＯＳＦＥＴ８がオンして、ノードＮ５の電位を電源
電位と接続し“Ｈ”固定にする。この状態で、アドレス
イネーブル信号ＡＥ＊が“Ｌ”となり、かつワード線Ｗ
０ が“Ｈ”となれば、アクセストランジスタＭ６がＯ
Ｎ状態してノードＮ４の電位がビット線のノードＮ５に
読み出され同電位”Ｌ”となり、このようにしてメモリ
の情報が読み出される。
【００１４】このとき、電源電位１８はクロックドイン
バータ７を構成するＰＭＯＳＴＮ２及びＮＭＯＳＴＭ３
がオフしているため電源電位１８からノードＮ５に到る
貫通パスがカットされ、電源電位１８からインバータＶ
１の接地を流れる貫通電流はなくなる。
バータ７を構成するＰＭＯＳＴＮ２及びＮＭＯＳＴＭ３
がオフしているため電源電位１８からノードＮ５に到る
貫通パスがカットされ、電源電位１８からインバータＶ
１の接地を流れる貫通電流はなくなる。
【００１５】次にノードＮ４が“Ｈ”の時を考える。こ
こでもノードＮ４の電位が“Ｌ”の時と同様に考えると
、アドレスイネーブル信号ＡＥ＊が“Ｌ”となり、かつ
ワード線Ｗ０ が“Ｈ”となるが、アクセストランジス
タＭ６がＮＭＯＳＦＥＴで構成されているため、Ｎ４の
“Ｈ”の電位を直接Ｎ５に与えることができないが、プ
リチャージ用ＰＭＯＳＦＥＴ８によりノードＮ５の電位
は“Ｈ”となる。この場合もやはり電源電位１８からノ
ードＮ５の貫通パスは発生せず上記場合と同様貫通電流
は流れない。
こでもノードＮ４の電位が“Ｌ”の時と同様に考えると
、アドレスイネーブル信号ＡＥ＊が“Ｌ”となり、かつ
ワード線Ｗ０ が“Ｈ”となるが、アクセストランジス
タＭ６がＮＭＯＳＦＥＴで構成されているため、Ｎ４の
“Ｈ”の電位を直接Ｎ５に与えることができないが、プ
リチャージ用ＰＭＯＳＦＥＴ８によりノードＮ５の電位
は“Ｈ”となる。この場合もやはり電源電位１８からノ
ードＮ５の貫通パスは発生せず上記場合と同様貫通電流
は流れない。
【００１６】次にデータの書き込み時の動作を説明する
。今、初期状態としてノードＮ４が“Ｈ”であり、デー
タ入力信号ＤＩが“Ｌ”の時を考える。書き込み動作の
ためＷ＊＝“Ｌ”であり、クロックドインバータ７を構
成するトランジスタＭ３，Ｍ２はＯＮ状態となり、ノー
ドＮ５はデータ入力信号ＤＩの電位となる。ここでアド
レスイネーブル信号ＡＥ＊が“Ｌ”となり、かつワード
線Ｗ０が“Ｈ”になった場合、インバータＶ１のＰＭＯ
ＳＦＥＴ、及びアクセストランジスタＭ６，Ｍ３，Ｍ４
の各ＮＭＯＳＦＥＴのパスによる貫通電流が流れる。 しかし、ノードＮ４が抵抗分圧でインバータＶ２の論理
閾値より低くなれば、インバータＶ２の出力は“Ｈ”と
なり、ノードＮ４も“Ｌ”となり安定状態となり貫通パ
スもカットされ、電流は流れなくなる。以上のようにし
てノードＮ４に“Ｌ”を書き込むことが可能となる。
。今、初期状態としてノードＮ４が“Ｈ”であり、デー
タ入力信号ＤＩが“Ｌ”の時を考える。書き込み動作の
ためＷ＊＝“Ｌ”であり、クロックドインバータ７を構
成するトランジスタＭ３，Ｍ２はＯＮ状態となり、ノー
ドＮ５はデータ入力信号ＤＩの電位となる。ここでアド
レスイネーブル信号ＡＥ＊が“Ｌ”となり、かつワード
線Ｗ０が“Ｈ”になった場合、インバータＶ１のＰＭＯ
ＳＦＥＴ、及びアクセストランジスタＭ６，Ｍ３，Ｍ４
の各ＮＭＯＳＦＥＴのパスによる貫通電流が流れる。 しかし、ノードＮ４が抵抗分圧でインバータＶ２の論理
閾値より低くなれば、インバータＶ２の出力は“Ｈ”と
なり、ノードＮ４も“Ｌ”となり安定状態となり貫通パ
スもカットされ、電流は流れなくなる。以上のようにし
てノードＮ４に“Ｌ”を書き込むことが可能となる。
【００１７】次に、“Ｌ”レベルのノードＮ４を“Ｈ”
レベルに書き換える場合について説明する。データ入力
信号ＤＩとしてＤＩ＝“Ｈ”とし、同様に考えると、書
き込む瞬間はノードＮ５が“Ｈ”となり、アドレスイネ
ーブル信号ＡＥ＊が“Ｌ”，かつワード線Ｗ０ が“Ｈ
”となり、Ｍ１，Ｍ２，Ｍ６の各トランジスタがＯＮ状
態となり、インバータＶ１のＮＭＯＳＦＥＴがＯＮ状態
となり貫通パスが流れる。しかしノードＮ４がインバー
タＶ２の論理閾値より高くなれば、インバータＶ２の出
力は“Ｌ”となりノードＮ４も“Ｈ”となり安定状態と
なり貫通パスもカットされることになる。以上のように
してノードＮ４に“Ｈ”を書き込むことが可能となる。
レベルに書き換える場合について説明する。データ入力
信号ＤＩとしてＤＩ＝“Ｈ”とし、同様に考えると、書
き込む瞬間はノードＮ５が“Ｈ”となり、アドレスイネ
ーブル信号ＡＥ＊が“Ｌ”，かつワード線Ｗ０ が“Ｈ
”となり、Ｍ１，Ｍ２，Ｍ６の各トランジスタがＯＮ状
態となり、インバータＶ１のＮＭＯＳＦＥＴがＯＮ状態
となり貫通パスが流れる。しかしノードＮ４がインバー
タＶ２の論理閾値より高くなれば、インバータＶ２の出
力は“Ｌ”となりノードＮ４も“Ｈ”となり安定状態と
なり貫通パスもカットされることになる。以上のように
してノードＮ４に“Ｈ”を書き込むことが可能となる。
【００１８】次に本発明の他の実施例について説明する
。図２は本発明の他の実施例による半導体記憶装置（Ｓ
ＲＡＭ）のメモリセル周辺の回路構成図を示し、書き込
みドライバトランジスタにトライステート回路を組合せ
たものである。図２において１はＮＭＯＳＦＥＴ、２は
ＰＭＯＳＦＥＴ、３はインバータ、４はＮＡＮＤ素子、
５はＮＯＲ素子である。
。図２は本発明の他の実施例による半導体記憶装置（Ｓ
ＲＡＭ）のメモリセル周辺の回路構成図を示し、書き込
みドライバトランジスタにトライステート回路を組合せ
たものである。図２において１はＮＭＯＳＦＥＴ、２は
ＰＭＯＳＦＥＴ、３はインバータ、４はＮＡＮＤ素子、
５はＮＯＲ素子である。
【００１９】このような構成において、書込み／読出し
制御信号Ｗ＊が“Ｌ”の時は、データ入力信号ＤＩのレ
ベルがＭ７，Ｍ８の各トランジスタに入力され、トラン
ジスタＭ７，Ｍ８がインバータの動作を行い、また書込
み／読出し制御信号Ｗ＊が“Ｈ”の時はトランジスタＭ
７，Ｍ８それぞれがＯＦＦ状態となりノードＮ７をフロ
ーティング状態にして貫通電流をカットする。つまり、
書き込みの時はデータ入力信号ＤＩの信号をノードＮ７
に伝え、ワード線Ｗ０ が“Ｈ”になった瞬間に貫通電
流を流しデータを書き込む。
制御信号Ｗ＊が“Ｌ”の時は、データ入力信号ＤＩのレ
ベルがＭ７，Ｍ８の各トランジスタに入力され、トラン
ジスタＭ７，Ｍ８がインバータの動作を行い、また書込
み／読出し制御信号Ｗ＊が“Ｈ”の時はトランジスタＭ
７，Ｍ８それぞれがＯＦＦ状態となりノードＮ７をフロ
ーティング状態にして貫通電流をカットする。つまり、
書き込みの時はデータ入力信号ＤＩの信号をノードＮ７
に伝え、ワード線Ｗ０ が“Ｈ”になった瞬間に貫通電
流を流しデータを書き込む。
【００２０】一方、読み出しの場合は、ワード線Ｗ０
が“Ｈ”になる時の貫通パスをカットするためトランジ
スタＭ７，Ｍ８をＯＦＦ状態とし、ノードＮ６のデータ
をノードＮ７に伝えデータを読み出すことができる。
が“Ｈ”になる時の貫通パスをカットするためトランジ
スタＭ７，Ｍ８をＯＦＦ状態とし、ノードＮ６のデータ
をノードＮ７に伝えデータを読み出すことができる。
【００２１】なお上記実施例ではメモリセルにＣＭＯＳ
型のものを用いたが、抵抗負荷型のものを用いて構成さ
れたものであってもよい。
型のものを用いたが、抵抗負荷型のものを用いて構成さ
れたものであってもよい。
【００２２】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、書き込みドライバトランジスタ前段に
、データ読出時にビット線電位を浮遊状態にするビット
線浮遊化手段を設けたから、データ読み出し時の電源電
位からメモリセルの接地による貫通パスをカットするこ
とができ、動作時の消費電流の少ないスタティックＲＡ
Ｍを得ることができるという効果がある。
憶装置によれば、書き込みドライバトランジスタ前段に
、データ読出時にビット線電位を浮遊状態にするビット
線浮遊化手段を設けたから、データ読み出し時の電源電
位からメモリセルの接地による貫通パスをカットするこ
とができ、動作時の消費電流の少ないスタティックＲＡ
Ｍを得ることができるという効果がある。
【図１】この発明の一実施例による半導体記憶装置（Ｓ
ＲＡＭ）を示す回路図。
ＲＡＭ）を示す回路図。
【図２】この発明の他の実施例による半導体記憶装置（
ＳＲＡＭ）を示す回路図。
ＳＲＡＭ）を示す回路図。
【図３】従来の半導体記憶装置（ＳＲＡＭ）を示す回路
図。
図。
【図４】従来の半導体記憶装置（ＳＲＡＭ）をのメモリ
セル及びメモリセル周辺の回路図。
セル及びメモリセル周辺の回路図。
１ ＮＭＯＳＦＥＴ
２ ＰＭＯＳＦＥＴ
３ インバータ
４ ＮＡＮＤ
７ クロックドインバータ
Claims (3)
- 【請求項１】 複数のビット線及びワード線と、該ビ
ット線及びワード線の交点毎に設けられたメモリセルと
、上記ビット線と電源電位との間に設けられた書き込み
ドライバトランジスタとを備えた半導体記憶装置におい
て、上記書き込みドライバトランジスタ前段に、データ
読出時に上記ビット線電位を浮遊状態にするビット線浮
遊化手段を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 上記ビット線浮遊化手段は、ライトイ
ネーブル信号を用いて制御され、その出力端が上記ビッ
ト線に接続されたクロックドインバータであることを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 上記ビット線浮遊化手段は、ライトイ
ネーブル信号を用いて制御され、その出力端が上記ビッ
ト線に接続されたトライステート回路であることを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138485A JPH04337597A (ja) | 1991-05-13 | 1991-05-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138485A JPH04337597A (ja) | 1991-05-13 | 1991-05-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337597A true JPH04337597A (ja) | 1992-11-25 |
Family
ID=15223195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3138485A Pending JPH04337597A (ja) | 1991-05-13 | 1991-05-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202647A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | Ｄ型フリップフロップ回路 |
-
1991
- 1991-05-13 JP JP3138485A patent/JPH04337597A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202647A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | Ｄ型フリップフロップ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6031778A (en) | Semiconductor integrated circuit | |
| KR100391020B1 (ko) | 데이터 유지회로 | |
| US6958948B2 (en) | Semiconductor device having a data latching or storing function | |
| KR100282382B1 (ko) | 메모리셀과메모리장치를포함하는장치 | |
| US12165697B2 (en) | Electronic bistable circuit with third voltage to retain memory data | |
| US10636457B2 (en) | Overvoltage protection for a fine grained negative wordline scheme | |
| US7995407B2 (en) | Semiconductor memory device and control method thereof | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| CN1742342B (zh) | 源极偏置的存储器单元阵列 | |
| JP3188634B2 (ja) | データ保持回路 | |
| US6741493B1 (en) | Split local and continuous bitline requiring fewer wires | |
| KR20070104548A (ko) | 향상된 셀 안정성을 갖는 ｓｒａｍ 및 그 방법 | |
| JPH1027475A (ja) | 半導体集積回路装置 | |
| CN106898375B (zh) | 一种片上系统以及用于防止片上系统中的闭锁的方法 | |
| JPH04337597A (ja) | 半導体記憶装置 | |
| JP2009026376A (ja) | 記憶回路 | |
| JPH07105685A (ja) | 半導体記憶回路 | |
| JP2866268B2 (ja) | ゲートアレイ方式半導体集積回路装置 | |
| JPH0560200B2 (ja) | ||
| JPH04372793A (ja) | メモリ回路 | |
| JPH0196889A (ja) | 記憶回路 | |
| JPH04335298A (ja) | スタティックｒａｍ回路 | |
| JPH0574163A (ja) | 半導体記憶装置 | |
| JPH10125066A (ja) | 半導体記憶装置 |