JPH04337599A - 相関二重サンプリング回路 - Google Patents
相関二重サンプリング回路Info
- Publication number
- JPH04337599A JPH04337599A JP3107900A JP10790091A JPH04337599A JP H04337599 A JPH04337599 A JP H04337599A JP 3107900 A JP3107900 A JP 3107900A JP 10790091 A JP10790091 A JP 10790091A JP H04337599 A JPH04337599 A JP H04337599A
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- signal
- output
- stage
- Prior art date
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- Pending
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＣＤの出力回路に関す
る。
る。
【０００２】
【従来の技術】図３は従来の相関二重サンプリング回路
（以下、ＣＤＳ回路と称す）であり、図において、Ｃ０
、Ｃ１、Ｃ２ 電気容量、Ｔｒ１はディプレッション形
ＭＯＳトランジスタ、Ｔｒ２〜Ｔｒ９はエンハンスメン
ト形ＭＯＳトランジスタ、ＶＤ は電源電圧、ＧＮＤは
接地端子、φＲ は電気容量Ｃ０ のリセットクロック
端子、φＣＬは電気容量Ｃ１ をクランプするサンプル
ホールドクロック端子、ＣＣＤは電荷転送素子、Ｖ０
は出力端子である。ＶＡ、ＶＢ、ＶＣ は基準電圧端子
、Ｖ１〜Ｖ５は各点での電圧を示す。
（以下、ＣＤＳ回路と称す）であり、図において、Ｃ０
、Ｃ１、Ｃ２ 電気容量、Ｔｒ１はディプレッション形
ＭＯＳトランジスタ、Ｔｒ２〜Ｔｒ９はエンハンスメン
ト形ＭＯＳトランジスタ、ＶＤ は電源電圧、ＧＮＤは
接地端子、φＲ は電気容量Ｃ０ のリセットクロック
端子、φＣＬは電気容量Ｃ１ をクランプするサンプル
ホールドクロック端子、ＣＣＤは電荷転送素子、Ｖ０
は出力端子である。ＶＡ、ＶＢ、ＶＣ は基準電圧端子
、Ｖ１〜Ｖ５は各点での電圧を示す。
【０００３】次に、動作について図４のタイミングチャ
ートを用いて説明する。時刻ｔ１ でφＲ クロックが
入ると、Ｖ１ はＶＤ にリセットされ、Ｖ２ はＶＤ
−ＶＴＨ２にリセットされる。（ＶＴＨ２ はトランジ
スタＴｒ２のスレッシュホールド電圧である。）時刻ｔ
２ でφＲ が下がりトランジスタＴｒ１がＯＦＦする
と、トランジスタＴｒ１のゲートとソースの容量結合に
よりＶ１、Ｖ２ の電圧が若干下げられる。次に、時刻
ｔ３ でクランプクロックφＣＬが入ると、Ｖ３ はＶ
Ｄ にリセットされ、Ｖ４ はＶＤ−ＶＴＨ５ にリセ
ットされる。（ＶＴＨ５ はトランジスタ Ｔｒ５のス
レッシュホールド電圧である。）時刻ｔ４ でＣＣＤか
ら信号電荷が移送され電圧が降下すると、その変化Ｖｓ
ｉｇ１が電気容量Ｃ１ による容量結合によりＶ３ に
伝えられ、Ｖ３ およびＶ４ の電位はほぼＶｓｉｇ１
だけ下がる。時刻ｔ５ でサンプルクロックφＳＨが入
ると、Ｖ４ の電位がＶ５ に伝えられ信号電荷が電気
容量Ｃ２ に貯められる。そして、サンプルクロックφ
ＳＨが下がると、Ｖ５ の電圧はホールドされＶ０ が
Ｖ５−ＶＴＨ８として出力される。（ＶＴＨ８ はトラ
ンジスタＴｒ８のスレッシュホールド電圧である。）以
下、時刻ｔ６ からは時刻ｔ１ からと同様な動作が繰
り返される。
ートを用いて説明する。時刻ｔ１ でφＲ クロックが
入ると、Ｖ１ はＶＤ にリセットされ、Ｖ２ はＶＤ
−ＶＴＨ２にリセットされる。（ＶＴＨ２ はトランジ
スタＴｒ２のスレッシュホールド電圧である。）時刻ｔ
２ でφＲ が下がりトランジスタＴｒ１がＯＦＦする
と、トランジスタＴｒ１のゲートとソースの容量結合に
よりＶ１、Ｖ２ の電圧が若干下げられる。次に、時刻
ｔ３ でクランプクロックφＣＬが入ると、Ｖ３ はＶ
Ｄ にリセットされ、Ｖ４ はＶＤ−ＶＴＨ５ にリセ
ットされる。（ＶＴＨ５ はトランジスタ Ｔｒ５のス
レッシュホールド電圧である。）時刻ｔ４ でＣＣＤか
ら信号電荷が移送され電圧が降下すると、その変化Ｖｓ
ｉｇ１が電気容量Ｃ１ による容量結合によりＶ３ に
伝えられ、Ｖ３ およびＶ４ の電位はほぼＶｓｉｇ１
だけ下がる。時刻ｔ５ でサンプルクロックφＳＨが入
ると、Ｖ４ の電位がＶ５ に伝えられ信号電荷が電気
容量Ｃ２ に貯められる。そして、サンプルクロックφ
ＳＨが下がると、Ｖ５ の電圧はホールドされＶ０ が
Ｖ５−ＶＴＨ８として出力される。（ＶＴＨ８ はトラ
ンジスタＴｒ８のスレッシュホールド電圧である。）以
下、時刻ｔ６ からは時刻ｔ１ からと同様な動作が繰
り返される。
【０００４】
【発明が解決しようとする課題】従来のＣＤＳ回路は以
上のように構成されているので、Ｖ１ に与えられたＣ
ＣＤからの信号は３段のソースフォロア（トランジスタ
Ｔｒ２−Ｔｒ３、Ｔｒ５−Ｔｒ６、Ｔｒ８−Ｔｒ９）を
通って出力せれる。ソースフォロア１段当たりの利得は
１より小さいので、３段のソースフォロアを通ると全体
としては利得は下がることになり、小さい信号に対して
Ｓ／Ｎが劣化するという問題があった。本発明は上記の
ような問題を解決するためになされたもんで、信号の利
得が劣化しないＣＤＳ回路を得ることを目的とする。
上のように構成されているので、Ｖ１ に与えられたＣ
ＣＤからの信号は３段のソースフォロア（トランジスタ
Ｔｒ２−Ｔｒ３、Ｔｒ５−Ｔｒ６、Ｔｒ８−Ｔｒ９）を
通って出力せれる。ソースフォロア１段当たりの利得は
１より小さいので、３段のソースフォロアを通ると全体
としては利得は下がることになり、小さい信号に対して
Ｓ／Ｎが劣化するという問題があった。本発明は上記の
ような問題を解決するためになされたもんで、信号の利
得が劣化しないＣＤＳ回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前段の非反転
出力を制御電極に入力する第１のトランジスタに、制御
電極に基準電圧が印加される第２のトランジスタをカス
ケード接続したソースフォロア回路を多段に構成し、Ｃ
ＣＤの出力を各段のソースフォロア回路毎にクロック信
号で移相して次段に出力する相関二重サンプリング回路
において、前段のソースフォロア回路の出力の反転信号
を取り出して次段の前記第２のトランジスタの制御電極
へ供給する信号反転回路と、前記信号反転回路の出力を
所定のクロック信号でリセットするリセット回路とを備
えるようにしたものである。
出力を制御電極に入力する第１のトランジスタに、制御
電極に基準電圧が印加される第２のトランジスタをカス
ケード接続したソースフォロア回路を多段に構成し、Ｃ
ＣＤの出力を各段のソースフォロア回路毎にクロック信
号で移相して次段に出力する相関二重サンプリング回路
において、前段のソースフォロア回路の出力の反転信号
を取り出して次段の前記第２のトランジスタの制御電極
へ供給する信号反転回路と、前記信号反転回路の出力を
所定のクロック信号でリセットするリセット回路とを備
えるようにしたものである。
【０００６】
【作用】前段の非反転信号が第１のトランジスタの制御
電極に入力し、反転信号がカスケード接続された第２の
トランジスタの制御電極に入力してＣＣＤからの信号を
増幅する。
電極に入力し、反転信号がカスケード接続された第２の
トランジスタの制御電極に入力してＣＣＤからの信号を
増幅する。
【０００７】
【実施例】以下、図について本発明の実施例を説明する
。図１は本発明に係る相関二重サンプリング回路の一実
施例を示す回路図であり、図３と同一部分には同一符号
を付し、その説明は省略する。図において、Ｃ１′は電
気容量、ＴｒＢはディプレッション形ＭＯＳトランジス
タ、Ｔｒ４′、ＴｒＡ、ＡｒＣ、ＴｒＤはエンハンスメ
ント形ＭＯＳトランジスタ、φＣＬ´は電気容量Ｃ１´
をクランプするクランプクロック端子である。
。図１は本発明に係る相関二重サンプリング回路の一実
施例を示す回路図であり、図３と同一部分には同一符号
を付し、その説明は省略する。図において、Ｃ１′は電
気容量、ＴｒＢはディプレッション形ＭＯＳトランジス
タ、Ｔｒ４′、ＴｒＡ、ＡｒＣ、ＴｒＤはエンハンスメ
ント形ＭＯＳトランジスタ、φＣＬ´は電気容量Ｃ１´
をクランプするクランプクロック端子である。
【０００８】次に、動作について図２のタイミングチャ
ートを用いて説明する。時刻ｔ１ でクロックφＲ が
入ると、Ｖ１ はＶＤ にリセットされ、Ｖ２ はＶＤ
−ＶＴＨ２ にリセットされる。（ＶＴＨ２ はトラ
ンジスタＴｒ２のスレッシュホールド電圧である。）ト
ランジスタＴｒＡとＴｒＢは反転増幅器を構成している
ので、Ｖ６ にはＶ２ の反転信号が表れる。Ｖ７ は
Ｖ６−ＶＴＨＣ （ＶＴＨＣ はトランジスタＴｒＣ
のスレッシュホールド電圧である。）となる。時刻ｔ２
でクロックφＲ が下がりトランジスタＴｒ１がＯＦ
Ｆすると、トランジスタＴｒ１のゲートとソースの容量
結合によりＶ１、Ｖ２の電圧が若干下げられ、逆にＶ６
、Ｖ７の電圧は若干上げられる。時刻ｔ３ でクランプ
クロックφＣＬおよびφＣＬ´ が入ると、Ｖ３ はＶ
Ｄ にリセットされ、Ｖ８ はＧＮＤにリセットされる
。時刻ｔ４ でＣＣＤから電荷が移送されＶ１ の電圧
が降下すると、その変化Ｖｓｉｇ１が電気容量Ｃ１ に
よる容量結合によりＶ３ に伝えられ、Ｖ３ の電位は
ほぼＶｓｉｇ１だけ下がる。また、Ｖ１ の変化により
Ｖ６ はＶｓｉｇ１だけ上昇し、電気容量Ｃ１´による
容量結合によりＶ８ の電位はほぼＶｓｉｇ１だけ上昇
する。
ートを用いて説明する。時刻ｔ１ でクロックφＲ が
入ると、Ｖ１ はＶＤ にリセットされ、Ｖ２ はＶＤ
−ＶＴＨ２ にリセットされる。（ＶＴＨ２ はトラ
ンジスタＴｒ２のスレッシュホールド電圧である。）ト
ランジスタＴｒＡとＴｒＢは反転増幅器を構成している
ので、Ｖ６ にはＶ２ の反転信号が表れる。Ｖ７ は
Ｖ６−ＶＴＨＣ （ＶＴＨＣ はトランジスタＴｒＣ
のスレッシュホールド電圧である。）となる。時刻ｔ２
でクロックφＲ が下がりトランジスタＴｒ１がＯＦ
Ｆすると、トランジスタＴｒ１のゲートとソースの容量
結合によりＶ１、Ｖ２の電圧が若干下げられ、逆にＶ６
、Ｖ７の電圧は若干上げられる。時刻ｔ３ でクランプ
クロックφＣＬおよびφＣＬ´ が入ると、Ｖ３ はＶ
Ｄ にリセットされ、Ｖ８ はＧＮＤにリセットされる
。時刻ｔ４ でＣＣＤから電荷が移送されＶ１ の電圧
が降下すると、その変化Ｖｓｉｇ１が電気容量Ｃ１ に
よる容量結合によりＶ３ に伝えられ、Ｖ３ の電位は
ほぼＶｓｉｇ１だけ下がる。また、Ｖ１ の変化により
Ｖ６ はＶｓｉｇ１だけ上昇し、電気容量Ｃ１´による
容量結合によりＶ８ の電位はほぼＶｓｉｇ１だけ上昇
する。
【０００９】この結果、Ｖ３ が下がるのでトランジス
タＴｒ５のソース・ドレイン間の抵抗は大きくなり、Ｖ
８ が上がるのでトランジスタＴｒ６のソース・ドレイ
ン間の定九は小さくなり、Ｖ４ は増幅されて下げられ
る。時刻ｔ５ でサンプルクロックφＳＨが入ると、Ｖ
４ の電位がＶ５ に伝えられ、信号電荷が電気容量Ｃ
２ に貯められる。そして、クロックφＳＨが下がると
、Ｖ５ の電圧はホールドされ、Ｖ０ がＶ５−ＶＴＨ
８として出力される。（ＶＴＨ８ はトランジスタＴｒ
８のスレッシュホールド電圧である。）以下、時刻ｔ６
からは時刻ｔ１ と同一の動作が繰り返される。
タＴｒ５のソース・ドレイン間の抵抗は大きくなり、Ｖ
８ が上がるのでトランジスタＴｒ６のソース・ドレイ
ン間の定九は小さくなり、Ｖ４ は増幅されて下げられ
る。時刻ｔ５ でサンプルクロックφＳＨが入ると、Ｖ
４ の電位がＶ５ に伝えられ、信号電荷が電気容量Ｃ
２ に貯められる。そして、クロックφＳＨが下がると
、Ｖ５ の電圧はホールドされ、Ｖ０ がＶ５−ＶＴＨ
８として出力される。（ＶＴＨ８ はトランジスタＴｒ
８のスレッシュホールド電圧である。）以下、時刻ｔ６
からは時刻ｔ１ と同一の動作が繰り返される。
【００１０】
【発明の効果】以上のように本発明によれば、非反転信
号と反転信号を利用することにより、ＣＤＳ回路の雑音
抑制特性を損なうことなく信号を増幅することができる
ので、小さな信号に対してもＳ／Ｎが劣化しないという
効果がある。
号と反転信号を利用することにより、ＣＤＳ回路の雑音
抑制特性を損なうことなく信号を増幅することができる
ので、小さな信号に対してもＳ／Ｎが劣化しないという
効果がある。
【図１】本発明に係る相関二重サンプリング回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図２】図１の動作を示すタイミングチャートである。
【図３】従来の相関二重サンプリング回路図である。
【図４】図３の動作を示すタイミングチャートである。
Claims (1)
- 【請求項１】 前段の非反転出力を制御電極に入力す
る第１のトランジスタに、制御電極に基準電圧が印加さ
れる第２のトランジスタをカスケード接続したソースフ
ォロア回路を多段に構成し、ＣＣＤの出力を各段のソー
スフォロア回路毎にクロック信号で移相して次段に出力
する相関二重サンプリング回路において、前段のソース
フォロア回路の出力の反転信号を取り出して次段の前記
第２のトランジスタの制御電極へ供給する信号反転回路
と、前記信号反転回路の出力を所定のクロック信号でリ
セットするリセット回路とを備えたことを特徴とする相
関二重サンプリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107900A JPH04337599A (ja) | 1991-05-14 | 1991-05-14 | 相関二重サンプリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107900A JPH04337599A (ja) | 1991-05-14 | 1991-05-14 | 相関二重サンプリング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337599A true JPH04337599A (ja) | 1992-11-25 |
Family
ID=14470918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107900A Pending JPH04337599A (ja) | 1991-05-14 | 1991-05-14 | 相関二重サンプリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350446A (en) * | 1984-11-05 | 1994-09-27 | Dataproducts Corporation | Hot melt impulse ink jet ink with dispersed solid pigment in a hot melt vehicle |
-
1991
- 1991-05-14 JP JP3107900A patent/JPH04337599A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350446A (en) * | 1984-11-05 | 1994-09-27 | Dataproducts Corporation | Hot melt impulse ink jet ink with dispersed solid pigment in a hot melt vehicle |
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