JPH04337988A - 情報変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル情報の変換を
行う装置に係わり、例えば磁気記録再生システム等で用
いられる情報変換装置に関する。

【０００２】

【従来の技術】磁気テープの所定トラックにデータをデ
ィジタル記録する装置が実用化され、例えばＲ−ＤＡＴ
（回転式ディジタルオーディオテープレコーダ）システ
ムとして知られている。このディジタル磁気テープ装置
は、従来のアナログ録音と異なり録音再生による信号劣
化が少ないため、高密度記録ができる他、後追い録音、
あるいはサブエリアを用いた高速サーチや選曲等の各種
編集を容易に行うことができるという利点を有する。従
って、このようなディジタル磁気テープ装置は、上記し
たＲ−ＤＡＴのようにオーディオ記録の用途のみならず
、グラフィックスやその他のディジタルデータの記録再
生にも適用することができる。

【０００３】さて、このようなＲ−ＤＡＴで代表される
ディジタル磁気テープでは、通常、回転ヘッドを用いて
磁気テープへのディジタル信号の記録や再生が行われる
ようになっているが、この際、ディジタル信号をその記
録系又は伝送系に適した信号にするため、所定の情報変
換装置が設けられ信号変換が行われるようになっている
。

【０００４】以下、図７〜図１０と共に従来の情報変換
装置について説明する。

【０００５】図７は、例えば特開昭６０−４８６４６号
公報に示された従来の情報変換装置における変調（符号
化）回路部を表わしたものである。この回路には８ビッ
ト長の入力用シフトレジスタ（１１）が設けられ、入力
端子（１２）から所定のデータビットレートで入力され
た入力データを、クロック入力端子（１３）から供給さ
れるクロック（２４）に同期して順次シフトするように
なっている。シフトレジスタ（１１）からは、その各段
のビットデータＢ１　〜Ｂ８がパラレルデータ（１４）
として出力され、所定のデータ変換を行う変換ロジック
回路（１５）に入力される。

【０００６】この変換ロジック回路（１５）からは１０
ビットのパラレルデータ（１６）が出力され、１０ビッ
ト長の出力用シフトレジスタ（１８）の各段に入力され
るようになっている。また、変換ロジック回路（１５）
の出力端子Ｑからは１ビットの蓄積情報出力（１７）が
出力され、ラッチ回路（１９）を介して変換ロジック回
路（１５）の入力端子Ｑ′に入力される。

【０００７】クロック入力端子（１３）から入力される
クロック（２４）はタイミング検出回路（２６）により
監視され、８クロックごとにタイミング信号（２７）が
出力されるようになっている。このタイミング信号（２
７）は、出力用シフトレジスタ（１８）のロード端子Ｌ
Ｄ及びラッチ回路のラッチ端子に入力され、これに同期
して出力用シフトレジスタ（１８）へのパラレルデータ
（１６）のロードや、ラッチ回路（１９）による蓄積情
報出力（１７）のラッチが行われるようになっている。

【０００８】出力用シフトレジスタ（１８）には、クロ
ック入力端子からクロック（２４）の５／４倍の周波数
のクロック（２５）が入力されるようになっており、こ
れに同期して出力用シフトレジスタ（１８）のデータＰ
１　〜Ｐ１０が順次出力され、フリップフロップ（２１
）に入力されるようになっている。フリップフロップ（
２１）では、クロック（２５）のタイミングで出力用シ
フトレジスタ（１８）からのデータをラッチして出力端
子（２２）から出力するようになっている。

【０００９】以上のような構成の変調回路部の動作を説
明する。入力端子（１２）から入力されたデータは、ク
ロック入力端子（１３）から入力されるクロック（２４
）に同期して入力用シフトレジスタ（１１）中を順次転
送される。そして、その各段から合計８ビットのデータ
Ｂ１　〜Ｂ８　が変換ロジック回路（１５）に供給され
る。この変換ロジック回路（１５）では１対１のデータ
変換が行われ、変換された１０ビットのデータＰ１　〜
Ｐ１０がタイミング信号（２７）に同期して出力用シフ
トレジスタ（１８）に供給される。このとき変換ロジッ
ク回路（１５）では、変換後のデータのビット反転回数
が検出されると共に、それまでの直流の蓄積情報出力（
１７）が出力端子Ｑからラッチ回路（１９）に与えられ
る。ここでは、反転回数が奇数の場合には、これを示す
値Ｐは“１”となり、偶数の場合には“０”となるもの
とする。

【００１０】ラッチ回路（１９）では、タイミング検出
回路（２６）からデータの８ビットごとに出力されるタ
イミング信号（２７）に同期して蓄積情報出力（１７）
がラッチされ、変換ロジック回路（１５）の入力端子Ｑ
′に入力される。

【００１１】入力端子（１２）から入力された８ビット
幅のデータが最初に１０ビット幅のデータ（以下，この
データのビットの組合せを第１の組合せと呼ぶ。）に変
換されるときには、変換ロジック回路（１５）で変換さ
れた１０ビット幅のパラレルデータ（１６）はそのまま
出力用シフトレジスタ（１８）に供給されると共に、こ
の出力された第１の組合せについて検出された反転回数
Ｐと、ラッチ回路（１９）から入力端子Ｑ′への蓄積情
報入力（２８）に応じて、図９に示すように、直流の蓄
積情報出力（１７）が出力される。すなわち、直流の蓄
積（ＤＣ）が“０”のときは、反転回数Ｐが偶数（＝“
０”）であればラッチ回路（１９）からの蓄積情報入力
（２８）の値がそのまま蓄積情報出力（１７）として出
力され、各々ラッチ回路（１９）にラッチされて次の組
合せに伝送される。

【００１２】また、第２の組合せへの変換においては、
変換ロジック回路（１５）から出力される１０ビットの
パラレルデータ（１６）の先頭ビットが、ラッチ回路（
１９）から入力端子Ｑ′への蓄積情報入力（２８）の極
性に応じ、“１”又は“０”に変換されると共に、その
反転回数Ｐに基づき、第１の組合せの場合と同様に（図
９）、直流の蓄積情報出力（１７）が出力される。

【００１３】さらに、第３の組合せへの変換においては
、１０ビットのパラレルデータ（１６）の先頭ビットが
、ラッチ回路（１９）から入力端子Ｑ′への蓄積情報入
力（２８）の極性に応じ、“１”又は“０”に変換され
ると共に、その反転回数Ｐに基づき、図９に示すように
、直流の蓄積情報出力（１７）が出力される。但し、こ
の場合蓄積情報入力（２８）が“−１”のときには直流
の蓄積が“＋２”の組合せのみが用いられ、蓄積情報入
力（２８）が“１”ときには直流の蓄積が“−２”の組
合せのみが用いられる。

【００１４】すなわち、ラッチ回路（１９）からの蓄積
情報入力（２８）が“１”であれば、その時点までの直
流の蓄積量が少なくとも“１”以上であるので、その時
点の組合せの直流の蓄積を負の方向にコントロールする
のが望ましく、その先頭ビットを反転して“１”とする
。一方、ラッチ回路（１９）からの蓄積情報入力（２８
）が“−１”であれば、その時点までの直流の蓄積量が
少なくとも“−１”以下であるので、その時点の組合せ
の直流の蓄積を正の方向にコントロールするのが望まし
く、その先頭ビットを反転して“１”とする。このとき
、直流の蓄積の情報は次のようにして伝達される。すな
わち、図９において、直流の蓄積が“＋２”のとき、反
転回数Ｐが偶数（＝“０”）であれば蓄積情報入力（２
８）に“＋２”を加算した値が蓄積情報出力（１７）と
して取り出され、また、反転回数Ｐが奇数（＝“１”）
であれば蓄積情報入力（２８）に“＋２”を加算してそ
の極性を反転した値が蓄積情報出力（１７）として取り
出される。そして、この値はラッチ回路（１９）でラッ
チされ、直流の蓄積の情報、すなわち蓄積情報出力（１
７）として次の組合せに伝達される。一方、直流の蓄積
が“−２”のとき、反転回数Ｐが偶数（＝“０”）であ
れば蓄積情報入力（２８）に“−２”を加算した値が蓄
積情報出力（１７）として取り出され、また、反転回数
Ｐが奇数（＝“１”）であれば蓄積情報入力（２８）に
“−２”を加算してその極性を反転した値が蓄積情報出
力（１７）として取り出される。そして、この値はラッ
チ回路（１９）でラッチされ、直流の蓄積の情報、すな
わち蓄積情報入力（２８）として次の組合せに伝達され
る。つまり、この場合も同様に蓄積情報出力（１７）が
得られることとなる。

【００１５】このようにして、第３の組合せでは、それ
以前の組合せまでの直流の蓄積の情報を受け、直流の蓄
積を“０”に近づけるようにその先頭ビットがコントロ
ールされる。

【００１６】さて、図７において、上記のようにして１
０ビットに変換され出力用シフトレジスタ（１８）に取
り込まれたデータは、クロック入力端子から入力さるク
ロック（２５）に同期して順次読み出され、フリップフ
ロップ（２１）に供給される。このフリップフロップ（
２１）では、クロック（２５）のタイミングでＮＲＺＩ
（Ｎｏｎ　　Ｒｅｔｕｒｎ　　Ｚｅｒｏ　　Ｉｎｖｅｒ
ｔｅｄ）変調された信号が出力端子（２２）から出力さ
れる。このようにして、図８に示すような変換表に従っ
て変調が行われることとなる。

【００１７】図１０は、従来の情報変換装置に上記した
変調回路部に対応して設けられた復調（復号化）回路部
を表わしたものである。この回路には１０ビット長の入
力用シフトレジスタ（３１）が設けられ、入力端子（３
２）から入力され復調回路（３３）でＮＲＺＩ復調され
たコードビットデータを、クロック入力端子（３４）か
ら供給されるコードビットレートのクロック（３５）に
同期して順次シフトするようになっている。シフトレジ
スタ（３１）からは、その各段のビットデータＰ１　〜
Ｐ１０がパラレルデータ（３６）として出力され、所定
のデータ変換を行う変換ロジック回路（３７）に入力さ
れる。

【００１８】この変換ロジック回路（３７）からは８ビ
ットのパラレルデータ（３８）が出力され、８ビット長
のシフトレジスタ（３９）の各段に入力されるようにな
っている。

【００１９】クロック入力端子（３４）から入力される
クロック（３５）はタイミング検出回路（４１）により
監視され、１０クロックごとにタイミング信号（４２）
が出力されるようになっている。このタイミング信号（
４２）は、出力用シフトレジスタ（３９）のロード端子
ＬＤに入力され、これに同期して変換ロジック回路（３
７）から出力用シフトレジスタ（３９）へのパラレルデ
ータ（３８）のロードが行われるようになっている。

【００２０】出力用シフトレジスタ（３９）には、クロ
ック入力端子（４３）からクロック（３５）の４／５倍
の周波数、すなわち元のデータビットレートのクロック
（４４）が入力されるようになっており、これに同期し
て出力用シフトレジスタ（３９）のデータＢ１　〜Ｂ８
　が順次出力され、出力端子（４５）から出力されるよ
うになっている。

【００２１】以上のような構成の復調回路部の動作を説
明する。入力端子（３２）から入力されたコードビット
データは復調回路（３３）に入力されＮＲＺＩ復調され
たのち１０ビットのシフトレジスタ（３１）に入力され
る。シフトレジスタ（３１）に入力されたデータは、ク
ロック入力端子（３４）から入力されるクロック（３５
）により順次シフトされ、その各段から変換ロジック回
路（３７）に対しコードビットデータＰ１　〜Ｐ１０が
供給される。この変換ロジック回路（３７）では１対１
の逆変換による復調が行われ、復調されたデータＢ１　
〜Ｂ８　は、タイミング検出回路（４１）からのタイミ
ング信号（４２）に同期して出力用シフトレジスタ（３
９）に供給される。出力用シフトレジスタ（３９）に取
り込まれたデータはクロック入力端子（４３）から入力
されるクロック（４４）に同期して出力端子（４５）か
ら出力される。

【００２２】なお、変換ロジック回路（３７）において
、上記した第２及び第３の組合せによるコードビットデ
ータが供給されたときは、先頭ビットを無視して逆変換
が行われる。

【００２３】以上のようにして、変調及び復調が行われ
ることとなる。

【００２４】

【発明が解決しようとする課題】このように、従来の磁
気記録再生システムにおける情報変換装置では、用いる
符号語の直流の蓄積情報、すなわちコードワード・ディ
ジタル・サム（以下ＣＤＳと呼ぶ。）が３通りあり、か
つランダムに選択されて記録されるようになっていたの
で、次に再生される符号語のＣＤＳを予測することがで
きなかった。このため、符号語の再生時に誤りが生じ、
他の符号語と同じパターンとなった場合でも全く誤りと
判別できないという問題があった。

【００２５】従って、上記問題点を解決しなければなら
ないという課題がある。

【００２６】この発明は、かかる課題を解決するために
なされたもので、次に再生される符号語のＣＤＳを予測
することができ、再生された符号語の誤りを判別するこ
とができる情報変換装置を得ることを目的とする。

【００２７】

【課題を解決するための手段】この発明に係る情報変換
装置は、回転ヘッドによる磁気媒体への記録・再生に際
し、ディジタル信号のビット幅を変換する符号化と復号
化を行う装置であって、（ｉ）　コードワード・ディジ
タル・サムが“＋１”若しくは“−１”の符号語のみを
用い、これら極性の異なる符号語を１組として対応付け
る手段と、（ｉｉ）所定の制御信号に従い、極性の異な
る符号語のいずれか一方を選択する選択手段と、（ｉｉ
ｉ）　この選択手段により選択された符号語を用い、符
号語終端におけるディジタル・サム・バリューが一定周
期ごとに“０”となるようにディジタル信号のビット幅
を変換して符号化する符号化手段と、（ｉｖ）磁気媒体
から再生されたディジタル信号を元のビット幅に復号化
する復号化手段と、（ｖ）　この復号化手段により復号
化されたディジタル信号が符号語として存在するか否か
を判定する判定手段と、（ｖｉ）現在までに再生された
符号語のコードワード・ディジタル・サムを検査する検
査手段と、（ｖｉｉ）　この検査手段と判定手段の結果
に基づき、再生された符号語の誤りを検出する検出手段
とを有するものである。

【００２８】

【作用】この発明に係る情報変換装置では、ＣＤＳが“
＋１”若しくは“−１”の符号語のみを用いて一定周期
でＣＤＳが交互に変化する符号語からなるディジタル変
調信号作成してこれを記録することができ、また再生時
には、再生されたデータが符号語として存在するか否か
の判定とそれ以前に再生された符号語のＣＤＳの判別を
行うことにより、誤り検出が可能となる。

【００２９】

【実施例】以下実施例につき本発明を詳細に説明する。 まず、磁気テープへの記録時に行われる記録時情報変換
動作を説明する。

【００３０】記録時の情報変換 図１は本発明の一実施例における情報変換装置の記録時
情報変換回路を表わしたものである。この回路には第１
のセレクタ（５１）が設けられ、第１の選択信号入力端
子（５２）から入力される第１の選択信号（５３）に従
い、データ入力端子（５４）から入力される１２ビット
幅の入力データ（５５）とプリアンブルデータ入力端子
（５６）から入力されるプリアンブルデータ（５７）の
いずれかを選択して、１２ビットのパラレル処理が可能
なフリップフロップ（５８）に出力するようになってい
る。フリップフロップ（５８）は、シンボルクロック入
力端子（５９）から入力されるシンボルクロック（６０
）のタイミングに従い、１２ビット幅のデータ（６１）
を変換ロジック回路（６２）へと出力するようになって
いる。

【００３１】この変換ロジック回路（６２）に入力され
た１２ビット幅のデータ（６１）は、制御信号入力端子
（７８）から入力されるＤＳＶ制御信号（７９）に従っ
て所定の変換を受け、１５ビット幅の符号化データ（６
３）として出力されるようになっている。この符号化デ
ータ（６３）は、別に設けられた同期パターン発生器（
６４）から出力される同期パターン信号（６５）と共に
第２のセレクタ（６６）に入力される。この第２のセレ
クタ（６６）では、第２の選択信号入力端子（６７）か
ら入力される第２の選択信号（６８）に従い、符号化デ
ータ（６３）又は同期パターン信号（６５）のいずれか
一方が選択され、１５ビットのパラレルデータをシリア
ルに変換可能なパラレルシリアル変換器（６９）に入力
されるようになっている。このパラレルシリアル変換器
（６９）は、ロード端子ＬＤに与えられるシンボルクロ
ック（６０）とチャネルクロック入力端子（７１）から
入力されるチャネルクロック（７２）とを基に、第２の
セレクタ（６６）から供給される１５ビット幅のパラレ
ルデータ（７３）をシリアルデータに変換し、記録デー
タ（７４）として記録データ出力端子（７５）から出力
するようになっている。　　各部の信号を示す図２と共
に、以上のような構成の変換回路部の動作を説明する。 記録時において、データ入力端子（５４）から入力され
た１２ビット幅の入力データ（５５）と、プリアンブル
データ入力端子（５６）から入力された１２ビット幅の
プリアンブルデータ（５７）とは、第１のセレクタ（５
１）に入力され、そのいずれか一方が第１の選択信号入
力端子（５２）から入力される第１の選択信号（５３）
により選択され、フリップフロップ（５８）に入力され
る。

【００３２】フリップフロップ（５８）に入力されたパ
ラレルデータ（７０）は、シンボルクロック入力端子（
５９）から入力されたシンボルクロック（６０）（図２
（ｂ））により変換ロジック回路（６２）に送出される
。この変換ロジック回路（６２）に入力されたパラレル
データ（６１）（その１ビット分を図２（ｃ）に示す。 ）は、制御信号入力端子（７８）から入力されたＤＳＶ
制御信号（７９）（図２（ｅ））により、図３に示した
変換テーブルに従って１５ビット幅の符号化データ（６
３）に変換（符号化）され、第２のセレクタ（６６）に
送出される。

【００３３】第２のセレクタ（６６）では、第２の選択
信号入力端子（６７）から入力された第２の選択信号（
６８）により、同期パターン発生器（６４）から出力さ
れた同期パターン信号（６５）と変換ロジック回路（６
２）から出力された符号化データ（６３）のいずれか一
方が選択されて出力される。変換ロジック回路（６２）
から出力された１５ビット幅のパラレルデータ（７３）
は、シンボルクロック入力端子（５９）からのシンボル
クロック（６０）によりパラレルシリアル変換器（６９
）にロードされ、チャネルクロック入力端子（７１）か
ら入力されたチャネルクロック（７２）（図２（ａ））
によりシリアルデータに変換され、記録データ（７４）
（図２（ｄ））として記録データ出力端子（７５）から
出力される。

【００３４】次に、磁気テープからのデータ再生時に行
われる再生時情報変換動作を説明する。

【００３５】再生時の情報変換 図４は本発明の一実施例における情報変換装置の再生時
情報変換回路を表わしたものである。この回路には再生
符号入力端子（１０１）が設けられ、磁気テープから再
生された再生符号データ（１０２）が入力されるように
なっている。この再生符号データ（１０２）は２分岐さ
れ、シンボル同期検出回路（１０３）とシリアルデータ
を１５ビットのパラレルデータに変換可能なシリアルパ
ラレル変換器（１０４）に入力される。これら両者には
、ＰＬＬクロック入力端子（１０５）から入力後２分岐
されたＰＬＬクロック（１０６）が供給されるようにな
っている。

【００３６】シリアルパラレル変換器（１０４）から出
力される１５ビット幅のパラレルデータ（１０７）は１
５ビットのパラレル処理が可能なフリップフロップ（１
０９）を介して変換ロジック回路（１１１）に供給され
る。この変換ロジック回路（１１１）からは、１２ビッ
ト幅に逆変換（復号化）された復号化データ（１１２）
が出力され、１２ビットのパラレル処理が可能なフリッ
プフロップ（１１３）を介して再生データ出力端子（１
１４）から出力されるようになっている。

【００３７】また、変換ロジック回路（１１１）には誤
り検出器（１１６）が接続され、再生された符号語の誤
りを、クロック入力端子（１１７）から入力されるＣＤ
Ｓラッチクロック（１１８）のタイミングで検出するよ
うになっている。この誤り検出器（１１６）から出力さ
れた誤り検出フラグ（１１９）は、フリップフロップ（
１２１）を介し、誤りフラグ出力端子（１２２）から出
力される。

【００３８】なお、以上の回路のうち、３つのフリップ
フロップ（１０９）、（１１３）、（１２１）には、シ
ンボル同期検出回路（１０３）から出力されたシンボル
クロック（１２３）がそれぞれ入力されるようになって
いる。

【００３９】図６と共に、以上のような構成の再生時情
報変換回路の動作を説明する。まず、図示しない磁気テ
ープからは、データ部に先んじて記録されたプリアンブ
ル部が読み出され、再生符号入力端子（１０１）から入
力される。この再生符号データ（１０２）は、シンボル
同期検出回路（１０３）に入力される。このシンボル同
期検出回路（１０３）では、再生符号データ（１０２）
、及びＰＬＬクロック入力端子（１０５）から入力され
たＰＬＬクロック（１０６）を基にシンボルクロック（
１２３）が生成され、３つのフリップフロップ（１０９
）、（１１３）、（１２１）に供給される。

【００４０】次に磁気テープからデータ部が読み出され
、再生符号入力端子（１０１）から再生符号データ（１
０２）（図６（ｄ））としてシリアルに入力されると、
これはシリアルパラレル変換器（１０４）に入力される
。このシリアルパラレル変換器（１０４）に入力された
再生符号データ（１０２）は、ＰＬＬクロック入力端子
（１０５）から入力されたＰＬＬクロック（１０６）（
図６（ａ））により、１５ビット幅のパラレルデータ（
１０７）に変換され、フリップフロップ（１０９）に送
出される。フリップフロップ（１０９）は、パラレルデ
ータ（１０７）をシンボルクロック（１２３）（図６（
ｂ））のタイミングでラッチし、変換ロジック回路（１
１１）に入力する。

【００４１】変換ロジック回路（１１１）は、フリップ
フロップ（１０９）から出力された１５ビット幅のパラ
レルデータ（１１０）（図６（ｅ））を、図３に示した
変換テーブルに従って逆変換（復号化）し、１２ビット
幅の復号化データ（１１２）を出力する。このとき、変
換ロジック回路（１１１）は復号化の対象となっている
符号語に関するＣＤＳ（１４１）（図６（ｆ））と符号
誤りフラグ（１４２）の計２ビットを出力し、誤り検出
器（１１６）に供給する。ここで、符号誤りフラグ（１
４２）は、再生された符号化データが符号語として存在
する場合には“１”、存在しない場合には“０”となる
ビットデータである。

【００４２】変換ロジック回路（１１１）から出力され
た１２ビット幅の復号化データ（１１２）は、フリップ
フロップ（１１３）でシンボルクロック（１２３）によ
りラッチされ、再生データ出力端子（１１４）から出力
される。

【００４３】一方、誤り検出器（１１６）では、変換ロ
ジック回路（１１１）から入力されたＣＤＳ（１４１）
と符号誤りフラグ（１４２）とを、クロック入力端子（
１１７）から入力されたＣＤＳラッチクロック（１１８
）（図６（ｃ））によりラッチして誤り検出を行い、誤
り検出フラグ（１１９）を出力する。この誤り検出フラ
グ（１１９）は、フリップフロップ（１２１）でシンボ
ルクロック（１２３）によりラッチされ、誤りフラグ出
力端子（１２２）から出力される。

【００４４】次に、図４における誤り検出器（１１６）
の動作を詳細に説明する。

【００４５】誤り検出器（１１６）の構成及び動作図５
は、この誤り検出器（１１６）を詳細に表わしたもので
ある。この回路には、データ入力端子ＤをＣＤＳ入力端
子（１３３）に接続された第１のフリップフロップ（１
３１）と、データ入力端子Ｄを符号誤りフラグ入力端子
（１３４）に接続された第２のフリップフロップ（１３
２）が設けられている。このうちＣＤＳ入力端子（１３
３）には、最新に再生された符号語のＣＤＳ（１４１）
が変換ロジック回路（１１１）から入力され、また、符
号誤りフラグ入力端子（１３４）には、変換ロジック回
路（１１１）から符号誤りフラグ（１４２）が入力され
るようになっている。この符号誤りフラグ（１４２）は
、変換ロジック回路（１１１）（図４）に入力された１
５ビットデータが符号語として存在していない場合に“
１”となるものである。

【００４６】第１のフリップフロップ（１３１）の出力
端子Ｑは、排他的論理和ゲート（１３５）の一方の入力
端子に接続されるほか、パターン検出器（１３７）にも
接続されている。また、第２のフリップフロップ（１３
２）の出力端子Ｑはオアゲート（１３８）の一方の入力
端子に接続されている。

【００４７】排他的論理和ゲート（１３５）の出力側は
１０ビットのシフトレジスタ（１４５）のデータ入力端
子Ｄに接続されている。このシフトレジスタ（１４５）
からは１０ビット幅のシフトデータ（１４６）が出力さ
れ、パターン検出器（１３７）に入力されるようになっ
ている。このパターン検出器（１３７）の出力側は３分
岐され、第３のフリップフロップ（１４７）のデータ入
力端子Ｄに接続されるほか、ナンドゲート（１４８）と
アンドゲート（１４９）のそれぞれ一方の入力端子に接
続されている。ナンドゲート（１４８）の他の入力端子
は第３のフリップフロップ（１４７）の正論理出力端子
Ｑに、また、アンドゲート（１４９）の他の入力端子は
第３のフリップフロップ（１４７）の負論理出力端子Ｑ
′に接続されている。アンドゲート（１４９）の出力側
は排他的論理和ゲート（１３５）の他の入力端子に接続
されている。ナンドゲート（１４８）の出力側はオアゲ
ート（１３８）の他の入力端子に接続されている。オア
ゲート（１３８）の出力側は出力端子（１５１）に接続
されている。また、クロック入力端子（１１７）から入
力されたＣＤＳラッチクロック（１１８）は４分岐され
、第１〜第３のフリップフロップ（１３１）、（１３２
）、（１４７）、及びシフトレジスタ（１４５）の各ク
ロック入力端子に入力されるようになっている。

【００４８】以上のような構成の誤り検出器（１１６）
の動作を説明する。変換ロジック回路（１１１）で変換
された符号語のＣＤＳ（１４１）は、ＣＤＳ入力端子（
１３３）を介して第１のフリップフロップ（１３１）に
入力され、クロック入力端子（１１７）から入力された
ＣＤＳラッチクロック（１１８）によりラッチされる。 この第１のフリップフロップ（１３１）の出力は排他的
論理和ゲート（１３５）の一方の入力端子に入力される
と共に、パターン検出器（１３７）に入力される。 排他的論理和ゲート（１３５）では、第１のフリップフ
ロップ（１３１）の出力とアンドゲート（１４９）の出
力の排他的論理和がとられ、シフトレジスタ（１４５）
のデータ入力端子Ｄに入力される。すなわち、それ以前
のＣＤＳにより今回再生された符号語のＣＤＳが誤って
いると判断された場合は、次回のパターン検出に先立ち
今回のＣＤＳを反転しておくのである。

【００４９】シフトレジスタ（１４５）は、排他的論理
和ゲート（１３５）から出力された信号をＣＤＳラッチ
クロック（１１８）のタイミングで順次シフトし、その
各段から合計１０ビットのシフトデータ（１４６）を出
力する。パターン検出器（１３７）は、シフトデータ（
１４６）が“０１０１０１０１０１”で且つ第１のフリ
ップフロップ（１３１）の出力が“０”のとき、若しく
はシフトデータ（１４６）が“１０１０１０１０１０”
で且つ第１のフリップフロップ（１３１）の出力が“１
”のときに限り、ＣＤＳ誤りフラグ（１３９）としてＣ
ＤＳ誤り無しを示す値“０”を出力し、それ以外の場合
はＣＤＳ誤り有りを示す値“１”を出力する。このＣＤ
Ｓ誤りフラグ（１３９）は、第３のフリップフロップ（
１４７）、ナンドゲート（１４８）の一方の入力端子、
及びアンドゲート（１４９）の一方の入力端子に入力さ
れる。

【００５０】第３のフリップフロップ（１４７）では、
ＣＤＳ誤りフラグ（１３９）をＣＤＳラッチクロック（
１１８）によりラッチし、出力端子Ｑから正論理出力を
ナンドゲート（１４８）の他の入力端子に供給すると共
に、出力端子Ｑ′から負論理出力をアンドゲート（１４
９）の他の入力端子に供給する。ナンドゲート（１４８
）では、第３のフリップフロップ（１４７）の出力端子
Ｑからの正論理出力と、パターン検出器（１３７）から
のＣＤＳ誤りフラグ（１３９）とのナンドがとられる。 これにより、１つ前の符号語のＣＤＳ誤りフラグ（１３
９）と今回の符号語のＣＤＳ誤りフラグ（１３９）が共
に“１”の場合に限り、すなわち２個以上連続してＣＤ
Ｓ誤りが発生した場合に限り、“０”をオアゲート（１
３８）の一方の入力端子に供給する。

【００５１】一方、符号誤りフラグ入力端子（１３４）
から入力された符号誤りフラグ（１４２）は、第２のフ
リップフロップ（１３２）においてＣＤＳラッチクロッ
ク（１１８）によりラッチされ、オアゲート（１３８）
の他の入力端子に入力される。オアゲート（１３８）で
は、ナンドゲート（１４８）の出力と第２のフリップフ
ロップ（１３２）の出力のオアがとられ、出力端子（１
５１）から出力される。これにより、ＣＤＳ誤りフラグ
（１３９）と符号誤りフラグ（１４２）のいずれか一方
が“１”の場合に限り“１”が出力され、他の場合には
“０”が出力される。

【００５２】アンドゲート（１４９）では、第３のフリ
ップフロップ（１４７）の出力端子Ｑ′から出力された
負論理出力とパターン検出器（１３７）から出力された
ＣＤＳ誤りフラグ（１３９）のアンドがとられる。これ
ら両者が“１”の場合、すなわち前回はＣＤＳ誤りがな
く且つ今回ＣＤＳ誤りがある場合に限り“１”が出力さ
れ、他の場合は“０”が出力されて排他的論理和ゲート
（１３５）の他の入力端子に供給される。これにより、
排他的論理和ゲート（１３５）は今回のＣＤＳを反転さ
せて出力する。また、２個以上連続してＣＤＳ誤りが発
生した場合にはバースト誤りとみなし、ＣＤＳの反転（
訂正）は行わない。但し、この場合、オアゲート（１３
８）から出力された誤り符号は、変換ロジック回路（１
１１）（図４）から出力された復号化データ（１１２）
よりも１シンボル分遅れているため、出力データと誤り
符号のタイミングを一致させるには、フリップフロップ
（１１３）を２段設ける必要がある。また、ここで用い
た誤りフラグは、誤り有りの場合“１”を出力してフラ
グ有りとし、誤り無しの場合“０”を出力してフラグ無
しとした。

【００５３】なお、本実施例では１２ビットのパラレル
データを１５ビットに変換する場合につき説明したが、
他のビット幅のデータについても適用できるのはもちろ
んである。

【００５４】また、本実施例では、ＤＳＶを記録データ
２個ごとに“０”となるようにしていたが、これに限る
ものではなく、３個以上の記録データごとにＤＳＶが“
０”になるようにしてもよい。

【００５５】さらに、本実施例では、２個以上連続して
ＣＤＳに誤りが発生した場合には、ＣＤＳ誤りフラグを
立てず、ＣＤＳ誤り訂正を行わないこととしたが、これ
を３個以上としてもよい。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
ＣＤＳが“＋１”若しくは“−１”の符号語のみを用い
て、ＤＳＶ制御信号に従って、所定周期でＣＤＳが交互
に変化する符号語からなるディジタル変調信号を記録す
ると共に、再生時には、再生された符号語のＣＤＳから
その符号語の正当性をチェックすることとしたので、誤
り検出を行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例における情報変換装置の記録
時情報変換回路を示すブロック図である。

【図２】この記録時情報変換回路の動作を説明するため
のタイミング図である。

【図３】この記録時情報変換回路における入力データと
符号化データとの関係を示す説明図である。

【図４】本発明の一実施例における情報変換装置の再生
時情報変換回路を示すブロック図である。

【図５】図４中の誤り検出器を詳細に示すブロック図で
ある。

【図６】図４の記録時情報変換回路の動作を説明するた
めのタイミング図である。

【図７】従来の情報変換装置において記録時に用いられ
る変調回路部を示すブロック図である。

【図８】従来の情報変換装置における入力データと符号
化データとの関係を示す説明図である。

【図９】従来の情報変換装置において、記録時に選択さ
れた符号語のＣＤＳと極性信号と出力データとの対応関
係を示す説明図である。

【図１０】従来の情報変換装置において再生時に用いら
れる復調回路部を示すブロック図である。

【符号の説明】

（５１）、（６６）　　セレクタ （５２）、（６７）　　選択信号入力端子（５４）　　
データ入力端子 （５６）　　プリアンブルデータ入力端子（５８）、（
１０９）、（１１３）、（１２１）、（１３１）、（１
３２）、 （１４７）　　フリップフロップ （５９）　　シンボルクロック入力端子（６２）　　変
換ロジック回路 （６４）　　同期パターン発生器 （６９）　　パラレルシリアル変換器 （７１）　　チャネルクロック入力端子（７５）　　記
録データ出力端子 （７８）　　制御信号入力端子 （１０１）　　再生符号入力端子 （１０３）　　シンボル同期検出回路 （１０４）　　シリアルパラレル変換器（１０５）　　
ＰＬＬクロック入力端子（１１１）　　変換ロジック回
路 （１１６）　　誤り検出器 （１１７）　　クロック入力端子 （１２２）　　誤りフラグ出力端子 （１３３）　　ＣＤＳ入力端子 （１３４）　　符号誤りフラグ入力端子（１３７）　　
パターン検出器 （１４５）　　シフトレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　回転ヘッドによる磁気媒体への記録・
   再生に際し、ディジタル信号のビット幅を変換する符号
   化と復号化を行う装置であって、コードワード・ディジ
   タル・サムが“＋１”若しくは“−１”の符号語のみを
   用い、これら極性の異なる符号語を１組として対応付け
   る手段と、所定の制御信号に従い、前記極性の異なる符
   号語のいずれか一方を選択する選択手段と、この選択手
   段により選択された符号語を用い、符号語終端における
   ディジタル・サム・バリューが一定周期ごとに“０”と
   なるようにディジタル信号のビット幅を変換して符号化
   する符号化手段と、前記磁気媒体から再生されたディジ
   タル信号を元のビット幅に復号化する復号化手段と、こ
   の復号化手段により復号化されたディジタル信号が符号
   語として存在するか否かを判定する判定手段と、現在ま
   でに再生された符号語のコードワード・ディジタル・サ
   ムを検査する検査手段と、この検査手段と前記判定手段
   の結果に基づき、再生された符号語の誤りを検出する検
   出手段とを具備することを特徴とする情報変換装置。