JPH04342309A - 巡回型デジタルフィルタ - Google Patents
巡回型デジタルフィルタInfo
- Publication number
- JPH04342309A JPH04342309A JP3114929A JP11492991A JPH04342309A JP H04342309 A JPH04342309 A JP H04342309A JP 3114929 A JP3114929 A JP 3114929A JP 11492991 A JP11492991 A JP 11492991A JP H04342309 A JPH04342309 A JP H04342309A
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- output
- data
- circuit
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Reverberation, Karaoke And Other Acoustics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えばデジタルオーデ
ィオやデジタルサーボのイコライザなどに使用されるデ
ジタルフィルタに係り、特に巡回（Ｉｎｆｉｎｉｔｅ
Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｃｅ ）型デジタルフィ
ルタに関する。
ィオやデジタルサーボのイコライザなどに使用されるデ
ジタルフィルタに係り、特に巡回（Ｉｎｆｉｎｉｔｅ
Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｃｅ ）型デジタルフィ
ルタに関する。
【０００２】
【従来の技術】周知のように、巡回型ディジタルフィル
タは、帰還がかかっているので演算誤差が蓄積してリミ
ットサイクルに陥り、発振などの不都合が生じることが
よく知られている。上記演算誤差の蓄積をなくするため
に、固定小数点演算方式においてはデータのビット数の
２倍以上の演算精度を持たせたり、浮動小数点演算方式
を用いたりしている。しかし、この場合、演算器が大き
くなり過ぎるだけでなく、演算結果を格納するための記
憶装置の容量の増大、データバスの本数の増加などを招
き、回路設計に際して、回路規模の増大による回路実現
の困難さやコストアップなどの様々な問題が発生する。 そこで、演算誤差の蓄積によるリミットサイクルを回避
する簡便な手法として、演算結果（加算器の出力）をビ
ット丸め回路で丸める処理を施している。
タは、帰還がかかっているので演算誤差が蓄積してリミ
ットサイクルに陥り、発振などの不都合が生じることが
よく知られている。上記演算誤差の蓄積をなくするため
に、固定小数点演算方式においてはデータのビット数の
２倍以上の演算精度を持たせたり、浮動小数点演算方式
を用いたりしている。しかし、この場合、演算器が大き
くなり過ぎるだけでなく、演算結果を格納するための記
憶装置の容量の増大、データバスの本数の増加などを招
き、回路設計に際して、回路規模の増大による回路実現
の困難さやコストアップなどの様々な問題が発生する。 そこで、演算誤差の蓄積によるリミットサイクルを回避
する簡便な手法として、演算結果（加算器の出力）をビ
ット丸め回路で丸める処理を施している。
【０００３】図４は、巡回型ディジタルフィルタの一例
を示している。時間的に相関のある入力データＡが第１
の係数（ａ０ ）乗算器４１および第１の１サンプル遅
延装置４２に入力し、この第１の１サンプル遅延装置４
２の出力（１サンプル前に入力されたデータＢ）が第２
の係数（ａ１ ）乗算器４３に入力し、この第２の係数
乗算器４３の出力および前記第１の係数乗算器４１の出
力が加算器４４に入力する。そして、この加算器４４の
出力が第２の１サンプル期間遅延装置４５に入力し、こ
の第２の１サンプル期間遅延装置４５の出力（前回の演
算結果である帰還データＣ）が第３の係数（ｂ１ ）乗
算器４６に入力し、この第２の係数乗算器４６の出力が
前記加算器４４に入力し、この加算器４４の出力がフィ
ルタ出力となる。
を示している。時間的に相関のある入力データＡが第１
の係数（ａ０ ）乗算器４１および第１の１サンプル遅
延装置４２に入力し、この第１の１サンプル遅延装置４
２の出力（１サンプル前に入力されたデータＢ）が第２
の係数（ａ１ ）乗算器４３に入力し、この第２の係数
乗算器４３の出力および前記第１の係数乗算器４１の出
力が加算器４４に入力する。そして、この加算器４４の
出力が第２の１サンプル期間遅延装置４５に入力し、こ
の第２の１サンプル期間遅延装置４５の出力（前回の演
算結果である帰還データＣ）が第３の係数（ｂ１ ）乗
算器４６に入力し、この第２の係数乗算器４６の出力が
前記加算器４４に入力し、この加算器４４の出力がフィ
ルタ出力となる。
【０００４】図５は、図４のフィルタの一具体例を示し
ている。時間相関のある入力データが第１の記憶装置５
１（例えばランダムアクセスメモリ；ＲＡＭ）に一時的
に格納される。このＲＡＭ５１の読み出し出力およびフ
ィルタ係数器５２の係数出力が乗算器５３に入力し、こ
の乗算器５３の出力が加算器５４に入力する。そして、
この加算器５４の出力が第２の記憶装置（例えばレジス
タ）５５に一時的に格納される。このレジスタ５５の出
力が前記加算器５４に入力し、この加算器５４の出力が
ビット丸め回路５６に入力し、このビット丸め回路５６
の出力が前記ＲＡＭ５１へ書込むための帰還入力になる
と共にフィルタ出力となる。
ている。時間相関のある入力データが第１の記憶装置５
１（例えばランダムアクセスメモリ；ＲＡＭ）に一時的
に格納される。このＲＡＭ５１の読み出し出力およびフ
ィルタ係数器５２の係数出力が乗算器５３に入力し、こ
の乗算器５３の出力が加算器５４に入力する。そして、
この加算器５４の出力が第２の記憶装置（例えばレジス
タ）５５に一時的に格納される。このレジスタ５５の出
力が前記加算器５４に入力し、この加算器５４の出力が
ビット丸め回路５６に入力し、このビット丸め回路５６
の出力が前記ＲＡＭ５１へ書込むための帰還入力になる
と共にフィルタ出力となる。
【０００５】なお、フィルタ係数器５２は、ＲＡＭ５１
から前記データＡを読み出す時には係数ａ０ を出力し
、ＲＡＭ５１から前記データＢ（１サンプル前に入力さ
れたデータ）を読み出す時には係数ａ１ を出力し、Ｒ
ＡＭ５１から前記データＣ（前回の演算結果がビット丸
め回路５６を経てＲＡＭ５１に帰還したデータ）を読み
出す時には係数ｂ１ を出力する。 これにより、Ａ×ａ０ ＋ＲＥＧ→ＲＥＧＢ×ａ１ ＋
ＲＥＧ→ＲＥＧ Ｃ×ｂ１ ＋ＲＥＧ→ＲＥＧ の演算が行われ、最終的な演算結果がビット丸め回路を
経て出力する。
から前記データＡを読み出す時には係数ａ０ を出力し
、ＲＡＭ５１から前記データＢ（１サンプル前に入力さ
れたデータ）を読み出す時には係数ａ１ を出力し、Ｒ
ＡＭ５１から前記データＣ（前回の演算結果がビット丸
め回路５６を経てＲＡＭ５１に帰還したデータ）を読み
出す時には係数ｂ１ を出力する。 これにより、Ａ×ａ０ ＋ＲＥＧ→ＲＥＧＢ×ａ１ ＋
ＲＥＧ→ＲＥＧ Ｃ×ｂ１ ＋ＲＥＧ→ＲＥＧ の演算が行われ、最終的な演算結果がビット丸め回路を
経て出力する。
【０００６】ところで、演算結果をビット丸め回路５６
で丸める際に、演算結果の下位ビットを単に切り捨てた
り四捨五入するのではなく、図６に示す特性のように、
演算結果の零クロス付近にわざと不感帯を設けるように
不感帯生成回路（図示せず）が付加されることがある。 この不感帯生成回路は、演算結果が正データの時には結
果の下位ビットを切り捨て、演算結果が負データの時に
は結果を切り上げるように、データの正負の符号を検出
する回路と加算器とからなる。
で丸める際に、演算結果の下位ビットを単に切り捨てた
り四捨五入するのではなく、図６に示す特性のように、
演算結果の零クロス付近にわざと不感帯を設けるように
不感帯生成回路（図示せず）が付加されることがある。 この不感帯生成回路は、演算結果が正データの時には結
果の下位ビットを切り捨て、演算結果が負データの時に
は結果を切り上げるように、データの正負の符号を検出
する回路と加算器とからなる。
【０００７】しかし、巡回型ディジタルフィルタにおい
て、高速演算を実行させる上で最も厳しいのは、演算結
果をＲＡＭ５１に書込むまでのルートである。従って、
図５に示すように、ビット丸め回路５６に不感帯生成回
路を付加してデータ符号の検出および結果の切り捨てま
たは切り上げ（＋１）のための補正処理を行うと、演算
速度のマージン不足が生じ、演算が間に合わなくなるお
それが生じる。これを避けるために、シフトレジスタな
どを用いて演算速度のマージンを作るなどの回路的な対
策をとると、回路規模の増加を招くという問題が生じる
。
て、高速演算を実行させる上で最も厳しいのは、演算結
果をＲＡＭ５１に書込むまでのルートである。従って、
図５に示すように、ビット丸め回路５６に不感帯生成回
路を付加してデータ符号の検出および結果の切り捨てま
たは切り上げ（＋１）のための補正処理を行うと、演算
速度のマージン不足が生じ、演算が間に合わなくなるお
それが生じる。これを避けるために、シフトレジスタな
どを用いて演算速度のマージンを作るなどの回路的な対
策をとると、回路規模の増加を招くという問題が生じる
。
【０００８】
【発明が解決しようとする課題】上記したように従来の
巡回型デジタルフィルタは、演算誤差の蓄積によるリミ
ットサイクルを回避することに伴って演算速度のマージ
ン不足が生じ、演算速度の高速化が困難になるという問
題があった。
巡回型デジタルフィルタは、演算誤差の蓄積によるリミ
ットサイクルを回避することに伴って演算速度のマージ
ン不足が生じ、演算速度の高速化が困難になるという問
題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、演算誤差の蓄積によるリミットサイクルを回
避することに伴って演算速度のマージン不足が生じるこ
とを防止し、演算速度の高速化を図り得る巡回型デジタ
ルフィルタを提供することを目的とする。
たもので、演算誤差の蓄積によるリミットサイクルを回
避することに伴って演算速度のマージン不足が生じるこ
とを防止し、演算速度の高速化を図り得る巡回型デジタ
ルフィルタを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、演算結果の帰
還経路で演算結果の丸め処理を行う巡回型デジタルフィ
ルタにおいて、入力データおよび１サンプル前の入力デ
ータおよび演算結果の帰還データを一時的に格納する第
１の記憶装置と、この第１の記憶装置からの読み出しデ
ータに所定の係数を乗算する乗算器と、この乗算器の出
力と前回の演算結果とを加算する加算器と、この加算器
の演算結果を一時的に格納する第２の記憶装置と、上記
加算器の演算結果の下位ビットを単に切り捨てる丸め処
理を行い、丸め処理された演算結果を前記第１の記憶装
置に帰還データとして帰還させると共にフィルタ出力と
する切り捨て回路と、前記第１の記憶装置から前記帰還
データを読み出して前回の演算結果に加算する演算サイ
クルで、上記加算の前に、上記帰還データの符号ビット
の正負に対応して前回の演算結果あるいは第１の記憶装
置からの読み出し出力に対して＋０、＋１の補正を行う
補正回路とを具備することを特徴とする。
還経路で演算結果の丸め処理を行う巡回型デジタルフィ
ルタにおいて、入力データおよび１サンプル前の入力デ
ータおよび演算結果の帰還データを一時的に格納する第
１の記憶装置と、この第１の記憶装置からの読み出しデ
ータに所定の係数を乗算する乗算器と、この乗算器の出
力と前回の演算結果とを加算する加算器と、この加算器
の演算結果を一時的に格納する第２の記憶装置と、上記
加算器の演算結果の下位ビットを単に切り捨てる丸め処
理を行い、丸め処理された演算結果を前記第１の記憶装
置に帰還データとして帰還させると共にフィルタ出力と
する切り捨て回路と、前記第１の記憶装置から前記帰還
データを読み出して前回の演算結果に加算する演算サイ
クルで、上記加算の前に、上記帰還データの符号ビット
の正負に対応して前回の演算結果あるいは第１の記憶装
置からの読み出し出力に対して＋０、＋１の補正を行う
補正回路とを具備することを特徴とする。
【００１１】
【作用】第１の記憶装置から帰還データを読み出して係
数を乗算した後に前回の演算結果に加算する演算サイク
ルで、上記帰還データの符号ビットの正負に対応して前
回の演算結果あるいは第１の記憶装置からの読み出し出
力に対して＋０、＋１の補正を行う補正回路を有する。 例えば帰還データＣの符号ビットが正ならば、第２の記
憶装置の内容をクリアした後に加算を行い、帰還データ
Ｃの符号ビットが負ならば、第２の記憶装置の内容を帰
還データに乗算すべき係数の値に設定した後に加算を行
う。これにより、演算結果の零クロス付近に不感帯を設
け、演算誤差の蓄積によるリミットサイクルを回避する
ことが可能になる。この場合、演算結果の下位データを
単に切り捨てるので、ビット丸め処理が簡単になり、演
算速度のマージン不足が生じなくなり、演算速度の高速
化を図ることが可能になる。
数を乗算した後に前回の演算結果に加算する演算サイク
ルで、上記帰還データの符号ビットの正負に対応して前
回の演算結果あるいは第１の記憶装置からの読み出し出
力に対して＋０、＋１の補正を行う補正回路を有する。 例えば帰還データＣの符号ビットが正ならば、第２の記
憶装置の内容をクリアした後に加算を行い、帰還データ
Ｃの符号ビットが負ならば、第２の記憶装置の内容を帰
還データに乗算すべき係数の値に設定した後に加算を行
う。これにより、演算結果の零クロス付近に不感帯を設
け、演算誤差の蓄積によるリミットサイクルを回避する
ことが可能になる。この場合、演算結果の下位データを
単に切り捨てるので、ビット丸め処理が簡単になり、演
算速度のマージン不足が生じなくなり、演算速度の高速
化を図ることが可能になる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の巡回型デジタルフィルタ
の第１実施例を示している。
に説明する。図１は、本発明の巡回型デジタルフィルタ
の第１実施例を示している。
【００１３】このフィルタにおいて、第１の記憶装置（
例えばＲＡＭ）１１、フィルタ係数器１２、乗算器１３
、加算器１４は、図５に示したフィルタ中のＲＡＭ５１
、フィルタ係数器５２、乗算器５３、加算器５４と同様
であるが、図５に示したフィルタと比べて次の点（ａ）
〜（ｃ）が異なる。
例えばＲＡＭ）１１、フィルタ係数器１２、乗算器１３
、加算器１４は、図５に示したフィルタ中のＲＡＭ５１
、フィルタ係数器５２、乗算器５３、加算器５４と同様
であるが、図５に示したフィルタと比べて次の点（ａ）
〜（ｃ）が異なる。
【００１４】即ち、（ａ）第２の記憶装置としてプリセ
ット／クリア機能付きのレジスタ（アキュムレータ）１
５が用いられている。（ｂ）不感帯生成回路付きのビッ
ト丸め回路に代えて切り捨て回路１６が用いられている
。（ｃ）ＲＡＭ１１から読み出されたデータの符号ビッ
トを取り出してゲート回路１７に入力する。このゲート
回路１７は、ＲＡＭからデータＣ（前回の演算結果が切
り捨て回路１６を経てＲＡＭ１１に帰還したデータ）を
読み出した時に活性化されるゲート信号により開く。 このゲート回路１７の出力信号（データＣの符号ビット
）が前記プリセット／クリア機能付きのレジスタ１５の
プリセット／クリア端子に入力する。この場合、符号ビ
ットが正ならば、レジスタ１５をクリアし、符号ビット
が負ならば、レジスタ１５にこの時のフィルタ係数器１
２の係数出力ｂ１ をプリセットするように構成してお
く。
ット／クリア機能付きのレジスタ（アキュムレータ）１
５が用いられている。（ｂ）不感帯生成回路付きのビッ
ト丸め回路に代えて切り捨て回路１６が用いられている
。（ｃ）ＲＡＭ１１から読み出されたデータの符号ビッ
トを取り出してゲート回路１７に入力する。このゲート
回路１７は、ＲＡＭからデータＣ（前回の演算結果が切
り捨て回路１６を経てＲＡＭ１１に帰還したデータ）を
読み出した時に活性化されるゲート信号により開く。 このゲート回路１７の出力信号（データＣの符号ビット
）が前記プリセット／クリア機能付きのレジスタ１５の
プリセット／クリア端子に入力する。この場合、符号ビ
ットが正ならば、レジスタ１５をクリアし、符号ビット
が負ならば、レジスタ１５にこの時のフィルタ係数器１
２の係数出力ｂ１ をプリセットするように構成してお
く。
【００１５】なお、時間相関のある入力（例えばデジタ
ルオーディオ信号）が例えば１６ビット、フィルタ係数
器１２の係数出力が例えば１０ビットであるとすれば、
乗算器１３の出力は２５ビットであり、加算器１４の出
力のビット数は、２５ビット＋符号ビット、オーバーフ
ロー分などのヘッドマージンであり、切り捨て回路１６
が切り捨てる演算結果の下位ビットは９ビット、フィル
タ出力は１６ビットである。
ルオーディオ信号）が例えば１６ビット、フィルタ係数
器１２の係数出力が例えば１０ビットであるとすれば、
乗算器１３の出力は２５ビットであり、加算器１４の出
力のビット数は、２５ビット＋符号ビット、オーバーフ
ロー分などのヘッドマージンであり、切り捨て回路１６
が切り捨てる演算結果の下位ビットは９ビット、フィル
タ出力は１６ビットである。
【００１６】次に、図１のフィルタの動作を説明する。
このフィルタの動作は、基本的には図５に示したフィル
タの動作と同じであるが、次の点が異なる。即ち、前回
の演算結果が切り捨て回路１６を経てＲＡＭ１１に帰還
したデータＣの符号ビットが正ならば、レジスタ１５を
クリアした後に Ｃ×ｂ１ ＋ＲＥＧ→ＲＥＧ、つま
り、Ｃ×ｂ１ ＋０→ＲＥＧ の演算を行うことによ
り、等価的に演算結果の下位データを切り捨てている。
タの動作と同じであるが、次の点が異なる。即ち、前回
の演算結果が切り捨て回路１６を経てＲＡＭ１１に帰還
したデータＣの符号ビットが正ならば、レジスタ１５を
クリアした後に Ｃ×ｂ１ ＋ＲＥＧ→ＲＥＧ、つま
り、Ｃ×ｂ１ ＋０→ＲＥＧ の演算を行うことによ
り、等価的に演算結果の下位データを切り捨てている。
【００１７】これに対して、前記データＣの符号ビット
が負ならば、レジスタ１５にこの時のフィルタ係数器１
２の係数出力ｂ１ をプリセットした後に Ｃ×ｂ１
＋ＲＥＧ→ＲＥＧ、つまり、Ｃ×ｂ１ ＋ｂ１ →Ｒ
ＥＧ の演算を行うことにより、等価的に演算結果を
切り上げている。
が負ならば、レジスタ１５にこの時のフィルタ係数器１
２の係数出力ｂ１ をプリセットした後に Ｃ×ｂ１
＋ＲＥＧ→ＲＥＧ、つまり、Ｃ×ｂ１ ＋ｂ１ →Ｒ
ＥＧ の演算を行うことにより、等価的に演算結果を
切り上げている。
【００１８】上記動作に際して、帰還データＣの符号ビ
ットの正負に応じてレジスタ１５の内容をクリア／プリ
セットするので、 Ｃ×ｂ１ ＋ＲＥＧ→ＲＥＧ
の演算は、レジスタ１５の内容をクリア／プリセットし
ても支障が生じない時（演算開始時）に行う必要がある
が、その他の演算（ Ａ×ａ０ ＋ＲＥＧ→ＲＥＧ、
Ｂ×ａ１＋ＲＥＧ→ＲＥＧ ）の順序は変更してもよ
い。
ットの正負に応じてレジスタ１５の内容をクリア／プリ
セットするので、 Ｃ×ｂ１ ＋ＲＥＧ→ＲＥＧ
の演算は、レジスタ１５の内容をクリア／プリセットし
ても支障が生じない時（演算開始時）に行う必要がある
が、その他の演算（ Ａ×ａ０ ＋ＲＥＧ→ＲＥＧ、
Ｂ×ａ１＋ＲＥＧ→ＲＥＧ ）の順序は変更してもよ
い。
【００１９】即ち、上記実施例の巡回型デジタルフィル
タによれば、ＲＡＭ１１から帰還データＣを読み出して
係数ｂ１ を乗算した後にレジスタ１５の出力（前回の
演算結果）に加算する演算サイクルで、上記加算の前に
、上記帰還データＣの符号ビットの正負に対応して＋０
、＋１の補正を行う補正回路（ゲート回路１７）を有す
る。これにより、演算結果の零クロス付近に不感帯を設
け、演算誤差の蓄積によるリミットサイクルを回避する
ことが可能になる。この場合、演算結果の下位データを
単に切り捨てるので、ビット丸め処理が簡単になり、演
算速度のマージン不足が生じなくなり、演算速度の高速
化を図ることが可能になる。しかも、補正回路による回
路規模の増加は殆んど生じない。図２は、巡回型デジタ
ルフィルタの第２実施例を示している。
タによれば、ＲＡＭ１１から帰還データＣを読み出して
係数ｂ１ を乗算した後にレジスタ１５の出力（前回の
演算結果）に加算する演算サイクルで、上記加算の前に
、上記帰還データＣの符号ビットの正負に対応して＋０
、＋１の補正を行う補正回路（ゲート回路１７）を有す
る。これにより、演算結果の零クロス付近に不感帯を設
け、演算誤差の蓄積によるリミットサイクルを回避する
ことが可能になる。この場合、演算結果の下位データを
単に切り捨てるので、ビット丸め処理が簡単になり、演
算速度のマージン不足が生じなくなり、演算速度の高速
化を図ることが可能になる。しかも、補正回路による回
路規模の増加は殆んど生じない。図２は、巡回型デジタ
ルフィルタの第２実施例を示している。
【００２０】このフィルタは、図１に示したフィルタと
比べて次の点（ａ）〜（ｃ）が異なり、その他は同じで
あるので図１中と同一符号を付している。即ち、異なる
点は、（ａ）プリセット／クリア機能付きのレジスタ１
５に代えて通常のレジスタ（ＲＡＭでもよい）２５が用
いられている。（ｂ）前記ＲＡＭ１１から帰還データＣ
が読み出された時にその符号ビットの正負を判定する正
負判定回路２７が設けられている。（ｃ）レジスタ２５
の出力側と前記加算器１４の入力側との間に切換え回路
２８が挿入されている。この切換え回路２８は、通常は
レジスタ２５の出力を加算器１４に入力するが、前記正
負判定回路２７から正の符号ビットの判定出力が入力し
た時にはデータ０を加算器１４に入力させ、前記正負判
定回路２７から負の符号ビットの判定出力が入力した時
にはこの時のフィルタ係数器１２の係数出力ｂ１ を加
算器１４に入力させるように切換えるように動作する。 図２のフィルタの動作は、基本的には図１に示したフィ
ルタの動作と同じであり、図１のフィルタと同様の効果
が得られる。
比べて次の点（ａ）〜（ｃ）が異なり、その他は同じで
あるので図１中と同一符号を付している。即ち、異なる
点は、（ａ）プリセット／クリア機能付きのレジスタ１
５に代えて通常のレジスタ（ＲＡＭでもよい）２５が用
いられている。（ｂ）前記ＲＡＭ１１から帰還データＣ
が読み出された時にその符号ビットの正負を判定する正
負判定回路２７が設けられている。（ｃ）レジスタ２５
の出力側と前記加算器１４の入力側との間に切換え回路
２８が挿入されている。この切換え回路２８は、通常は
レジスタ２５の出力を加算器１４に入力するが、前記正
負判定回路２７から正の符号ビットの判定出力が入力し
た時にはデータ０を加算器１４に入力させ、前記正負判
定回路２７から負の符号ビットの判定出力が入力した時
にはこの時のフィルタ係数器１２の係数出力ｂ１ を加
算器１４に入力させるように切換えるように動作する。 図２のフィルタの動作は、基本的には図１に示したフィ
ルタの動作と同じであり、図１のフィルタと同様の効果
が得られる。
【００２１】なお、上記実施例のように、第１の記憶装
置１１としてＲＡＭを用いた場合には、帰還データＣを
読み出した後でしか符号ビットの正負を判定することが
できないことに伴う制約が生じる。この対策として、デ
ータの符号ビットを直ちに判定し得るように符号ビット
格納専用レジスタ（図示せず）を併用するなどが可能で
ある。
置１１としてＲＡＭを用いた場合には、帰還データＣを
読み出した後でしか符号ビットの正負を判定することが
できないことに伴う制約が生じる。この対策として、デ
ータの符号ビットを直ちに判定し得るように符号ビット
格納専用レジスタ（図示せず）を併用するなどが可能で
ある。
【００２２】図３は、巡回型デジタルフィルタの第３実
施例であり、例えばデジタル・シグナル・プロセッサの
ように、第１の記憶装置としてＲＡＭ３１を外部に設け
た場合を示している。
施例であり、例えばデジタル・シグナル・プロセッサの
ように、第１の記憶装置としてＲＡＭ３１を外部に設け
た場合を示している。
【００２３】このフィルタは、図２に示したフィルタと
比べて次の点（ａ）〜（ｃ）が異なり、その他は同じで
あるので図１中と同一符号を付している。即ち、異なる
点は、（ａ）ＲＡＭ３１の出力側と乗算器１３の入力側
との間にラッチ回路３０を挿入し、ＲＡＭ３１から読み
込んだデータをラッチ回路３０にラッチし、内部の演算
速度に比べてデータ読み込み速度が遅くてもタイミング
を合わせることを可能にしている。（ｂ）ＲＡＭ３１か
ら帰還データＣが読み出された時にその符号ビットの正
負を判定する正負判定回路３７が設けられている。 （ｃ）ＲＡＭ３１の出力側とラッチ回路３０の入力側と
の間に第２の加算器３８が挿入されている。この第２の
加算器３８は、前記正負判定回路３７から負の符号ビッ
トの判定出力が入力した時にはＲＡＭ３１からの読み込
みデータに１を加算するが、前記正負判定回路３７から
正の符号ビットの判定出力が入力した時やその他の時に
はＲＡＭ３１からの読み込みデータに０を加算する。こ
の場合には、演算（Ａ×ａ０＋ＲＥＧ→ＲＥＧ、Ｂ×ａ
１ ＋ＲＥＧ→ＲＥＧ、Ｃ×ｂ１＋ＲＥＧ→ＲＥＧ
）の順序は制約されない。図３のフィルタの動作は、基
本的には図２に示したフィルタの動作と同じであり、図
２のフィルタと同様の効果が得られる。
比べて次の点（ａ）〜（ｃ）が異なり、その他は同じで
あるので図１中と同一符号を付している。即ち、異なる
点は、（ａ）ＲＡＭ３１の出力側と乗算器１３の入力側
との間にラッチ回路３０を挿入し、ＲＡＭ３１から読み
込んだデータをラッチ回路３０にラッチし、内部の演算
速度に比べてデータ読み込み速度が遅くてもタイミング
を合わせることを可能にしている。（ｂ）ＲＡＭ３１か
ら帰還データＣが読み出された時にその符号ビットの正
負を判定する正負判定回路３７が設けられている。 （ｃ）ＲＡＭ３１の出力側とラッチ回路３０の入力側と
の間に第２の加算器３８が挿入されている。この第２の
加算器３８は、前記正負判定回路３７から負の符号ビッ
トの判定出力が入力した時にはＲＡＭ３１からの読み込
みデータに１を加算するが、前記正負判定回路３７から
正の符号ビットの判定出力が入力した時やその他の時に
はＲＡＭ３１からの読み込みデータに０を加算する。こ
の場合には、演算（Ａ×ａ０＋ＲＥＧ→ＲＥＧ、Ｂ×ａ
１ ＋ＲＥＧ→ＲＥＧ、Ｃ×ｂ１＋ＲＥＧ→ＲＥＧ
）の順序は制約されない。図３のフィルタの動作は、基
本的には図２に示したフィルタの動作と同じであり、図
２のフィルタと同様の効果が得られる。
【００２４】なお、上記各実施例では、帰還ループを１
つ有する場合を示したが、帰還ループを複数有する場合
（例えばカラオケ装置で使用される残響付加用フィルタ
）にも本発明を適用できる。
つ有する場合を示したが、帰還ループを複数有する場合
（例えばカラオケ装置で使用される残響付加用フィルタ
）にも本発明を適用できる。
【００２５】
【発明の効果】上述したように本発明によれば、演算誤
差の蓄積によるリミットサイクルを回避することに伴っ
て演算速度のマージン不足が生じることを防止し、演算
速度の高速化を図り得る巡回型デジタルフィルタを実現
できる。
差の蓄積によるリミットサイクルを回避することに伴っ
て演算速度のマージン不足が生じることを防止し、演算
速度の高速化を図り得る巡回型デジタルフィルタを実現
できる。
【図１】本発明の巡回型デジタルフィルタの第１実施例
を示すブロック図。
を示すブロック図。
【図２】本発明の巡回型デジタルフィルタの第２実施例
を示すブロック図。
を示すブロック図。
【図３】本発明の巡回型デジタルフィルタの第３実施例
を示すブロック図。
を示すブロック図。
【図４】従来の巡回型デジタルフィルタの一例を示すブ
ロック図。
ロック図。
【図５】図４の巡回型デジタルフィルタの一具体例を示
すブロック図。
すブロック図。
【図６】図５の巡回型デジタルフィルタの演算結果の零
クロス付近に不感帯を設けた場合の特性の一例を示す図
。
クロス付近に不感帯を設けた場合の特性の一例を示す図
。
１１、３１…第１の記憶装置（ＲＡＭ）、１２…フィル
タ係数器、１３…乗算器、１４…加算器、１５…第２の
記憶装置（プリセット／クリア機能付きのレジスタ）、
１６…切り捨て回路、１７…ゲート回路（補正回路）、
２５…第２の記憶装置（レジスタあるいはＲＡＭ）、２
７、３７…正負判定回路（補正回路）、２８…切換え回
路（補正回路）、３０…ラッチ回路、３８…第２の加算
器（補正回路）。
タ係数器、１３…乗算器、１４…加算器、１５…第２の
記憶装置（プリセット／クリア機能付きのレジスタ）、
１６…切り捨て回路、１７…ゲート回路（補正回路）、
２５…第２の記憶装置（レジスタあるいはＲＡＭ）、２
７、３７…正負判定回路（補正回路）、２８…切換え回
路（補正回路）、３０…ラッチ回路、３８…第２の加算
器（補正回路）。
Claims (6)
- 【請求項１】 入力データおよび１サンプル前の入力
データおよび演算結果の帰還データを一時的に格納する
第１の記憶装置と、この第１の記憶装置からの読み出し
データに所定の係数を乗算する乗算器と、この乗算器の
出力と前回の演算結果とを加算する加算器と、この加算
器の演算結果を一時的に格納する第２の記憶装置と、上
記加算器の演算結果の下位ビットを単に切り捨てる丸め
処理を行い、丸め処理された演算結果を前記第１の記憶
装置に帰還データとして帰還させると共にフィルタ出力
とする切り捨て回路と、前記第１の記憶装置から前記帰
還データを読み出して前回の演算結果に加算する演算サ
イクルで、上記加算の前に、上記帰還データの符号ビッ
トの正負に対応して前回の演算結果あるいは第１の記憶
装置からの読み出し出力に応じた補正を行う補正回路と
を具備することを特徴とする巡回型デジタルフィルタ。 - 【請求項２】 請求項１記載の巡回型デジタルフィル
タにおいて、前記補正回路は、前記第１の記憶装置から
読み出されたデータの符号ビットが入力し、上記第１の
記憶装置から帰還データを読み出した時に活性化される
ゲート信号により開くゲート回路を有し、前記第２の記
憶装置は、上記ゲート回路の出力信号がプリセット／ク
リア端子に入力するプリセット／クリア機能付きのレジ
スタが用いられ、前記帰還データの符号ビットが正の時
は内容がクリアされ、上記符号ビットが負の時は内容が
前記帰還データに乗算すべき係数の値にプリセットされ
ることを特徴とする巡回型デジタルフィルタ。 - 【請求項３】 請求項１記載の巡回型デジタルフィル
タにおいて、前記補正回路は、前記第１の記憶装置から
前記帰還データが読み出された時にその符号ビットの正
負を判定する正負判定回路と、前記第２の記憶装置の出
力側と前記加算器の入力側との間に挿入された切換え回
路とを具備し、上記切換え回路は、通常は前記第２の記
憶装置の出力を前記加算器に入力し、前記正負判定回路
から正の符号ビットの判定出力が入力した時にはデータ
０を前記加算器に入力させ、前記正負判定回路から負の
符号ビットの判定出力が入力した時には前記帰還データ
に乗算すべき係数を前記加算器に入力させるように切換
えることを特徴とする巡回型デジタルフィルタ。 - 【請求項４】 請求項１記載の巡回型デジタルフィル
タにおいて、さらに、前記第１の記憶装置の出力側と前
記乗算器の入力側との間に挿入されたラッチ回路を具備
し、前記補正回路は、前記第１の記憶装置から前記帰還
データが読み出された時にその符号ビットの正負を判定
する正負判定回路と、前記第１の記憶装置の出力側と前
記ラッチ回路の入力側との間に挿入された第２の加算器
とを具備し、上記第２の加算器は、前記正負判定回路か
ら負の符号ビットの判定出力が入力した時には前記第１
の記憶装置からの読み出しデータに１を加算し、その他
の時には前記第１の記憶装置からの読み出しデータに０
を加算することを特徴とする巡回型デジタルフィルタ。 - 【請求項５】 請求項１乃至４のいずれか１項に記載
の巡回型デジタルフィルタにおいて、前記第１の記憶装
置は、ランダムアクセスメモリが用いられていることを
特徴とする巡回型デジタルフィルタ。 - 【請求項６】 請求項３記載の巡回型デジタルフィル
タにおいて、前記第２の記憶装置は、レジスタまたはラ
ンダムアクセスメモリが用いられていることを特徴とす
る巡回型デジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114929A JPH04342309A (ja) | 1991-05-20 | 1991-05-20 | 巡回型デジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114929A JPH04342309A (ja) | 1991-05-20 | 1991-05-20 | 巡回型デジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04342309A true JPH04342309A (ja) | 1992-11-27 |
Family
ID=14650161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114929A Pending JPH04342309A (ja) | 1991-05-20 | 1991-05-20 | 巡回型デジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04342309A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011193197A (ja) * | 2010-03-15 | 2011-09-29 | Yamaha Corp | フィルタ装置 |
| JP2011205520A (ja) * | 2010-03-26 | 2011-10-13 | Nanao Corp | 巡回型ノイズ除去装置またはその方法 |
-
1991
- 1991-05-20 JP JP3114929A patent/JPH04342309A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011193197A (ja) * | 2010-03-15 | 2011-09-29 | Yamaha Corp | フィルタ装置 |
| JP2011205520A (ja) * | 2010-03-26 | 2011-10-13 | Nanao Corp | 巡回型ノイズ除去装置またはその方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6038649A (en) | Address generating circuit for block repeat addressing for a pipelined processor | |
| JPH07114337B2 (ja) | ディジタルオーディオ信号処理装置 | |
| KR100210891B1 (ko) | 정보 처리 장치 | |
| JPH04342309A (ja) | 巡回型デジタルフィルタ | |
| JPH0331005B2 (ja) | ||
| US5708842A (en) | Apparatus for changing coefficients utilized to perform a convolution operation having address generator which uses initial count number and up/down count inputs received from external | |
| JPH04222111A (ja) | ディジタルフィルタ | |
| JPS63136710A (ja) | デイジタル信号処理回路 | |
| JP2000137701A (ja) | 積和演算誤差補正方法及び積和演算装置 | |
| JP2530916B2 (ja) | 演算回路 | |
| JPH06152330A (ja) | ディジタルフィルター | |
| SU638969A1 (ru) | Цифровой фильтр | |
| SU1007099A1 (ru) | Устройство дл сортировки чисел | |
| JP2755590B2 (ja) | 音声合成装置 | |
| RU1795463C (ru) | Устройство дл контрол правильности выполнени последовательности команд в программе | |
| SU1298764A1 (ru) | Устройство дл вычислени элементарных функций | |
| SU570047A1 (ru) | Устройство дл воспроизведени функций | |
| JPH066193A (ja) | パルス幅変調回路 | |
| JPH0828647B2 (ja) | メモリ装置及びそれを用いたディジタル信号処理装置 | |
| JPH04301914A (ja) | ディジタル信号用フィルタ | |
| JPH01232429A (ja) | 乗算結果丸め方式 | |
| JP2006050384A (ja) | サンプルレート変換装置 | |
| JPH0113764B2 (ja) | ||
| JPH0234053B2 (ja) | ||
| KR970063925A (ko) | 자동계수갱신기능을 갖는 디지탈 필터 |