JPH04342364A - 画像処理装置及びその方法 - Google Patents
画像処理装置及びその方法Info
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- JPH04342364A JPH04342364A JP3114594A JP11459491A JPH04342364A JP H04342364 A JPH04342364 A JP H04342364A JP 3114594 A JP3114594 A JP 3114594A JP 11459491 A JP11459491 A JP 11459491A JP H04342364 A JPH04342364 A JP H04342364A
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- signal
- dot
- delay
- digital input
- circuit
- Prior art date
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/405—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels
- H04N1/4055—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels producing a clustered dots or a size modulated halftone pattern
- H04N1/4056—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels producing a clustered dots or a size modulated halftone pattern the pattern varying in one dimension only, e.g. dash length, pulse width modulation [PWM]
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
- Fax Reproducing Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は画像処理装置に関するも
ので、特に、良好な中間調再現が可能な画像処理装置に
関するものである。
ので、特に、良好な中間調再現が可能な画像処理装置に
関するものである。
【０００２】
【従来の技術】従来、レーザビームプリンタ等の画像形
成装置では、階調表現が困難であるため面積階調と呼ば
れる擬似的な中間調再現方法が用いられている。
成装置では、階調表現が困難であるため面積階調と呼ば
れる擬似的な中間調再現方法が用いられている。
【０００３】このような中間調再現方法としては、（１
）所謂パルス幅変調方式と称せられ、典型的には、デジ
タル入力画像データをＤ／Ａ変換し、Ｄ／Ａ変換された
アナログ信号と基準三角波信号とを比較してレーザのＯ
Ｎ・ＯＦＦを制御して中間調再現を行う方法。 （２）デイザ法や濃度パターン法等と称せられる２値化
処理を行う方法、具体的には、プリンタ自身の記録解像
度が充分高い場合には、入力画像データの画素クロック
よりも周波数の高いクロックでデジタル入力画像データ
に２値化処理を実行することにより中間調を再現する方
法等があった。
）所謂パルス幅変調方式と称せられ、典型的には、デジ
タル入力画像データをＤ／Ａ変換し、Ｄ／Ａ変換された
アナログ信号と基準三角波信号とを比較してレーザのＯ
Ｎ・ＯＦＦを制御して中間調再現を行う方法。 （２）デイザ法や濃度パターン法等と称せられる２値化
処理を行う方法、具体的には、プリンタ自身の記録解像
度が充分高い場合には、入力画像データの画素クロック
よりも周波数の高いクロックでデジタル入力画像データ
に２値化処理を実行することにより中間調を再現する方
法等があった。
【０００４】
【発明が解決しようとする課題】然しながら、上記パル
ス幅変調方式においては、基準三角波信号のオフセット
調整と、Ｄ／Ａコンバータのゲイン調整を必要とし、調
整が煩雑となる欠点があった。
ス幅変調方式においては、基準三角波信号のオフセット
調整と、Ｄ／Ａコンバータのゲイン調整を必要とし、調
整が煩雑となる欠点があった。
【０００５】また、上記デイザ法や濃度パターン法にお
いては、階調数を高くする場合には、プリンタの記録解
像度を高くしなければ画像品位が著しく劣化する。した
がって２値化処理のクロック周波数を高くしなければな
らず、回路コストが高くなるとともに、素子の動作速度
にも限界がある為、階調数は余り高くできなかった。ま
た、回路コスト及び動作速度を抑えて高階調を実現する
には、再現できる線数（解像度）を下げなければならな
かった。
いては、階調数を高くする場合には、プリンタの記録解
像度を高くしなければ画像品位が著しく劣化する。した
がって２値化処理のクロック周波数を高くしなければな
らず、回路コストが高くなるとともに、素子の動作速度
にも限界がある為、階調数は余り高くできなかった。ま
た、回路コスト及び動作速度を抑えて高階調を実現する
には、再現できる線数（解像度）を下げなければならな
かった。
【０００６】
【課題を解決するための手段及び作用】本発明は、上記
従来技術の欠点に鑑みて、デジタル入力画像信号の１画
素に対応して１ドットを形成するモードとデジタル入力
画像信号の複数画素に対応して１ドットを形成するモー
ドとを切り換える手段を有し、１ドットを複数ブロック
に分割するドット分割手段と、ドット分割手段からの分
割タイミング信号及び／又はデジタル入力画像信号に基
づいて１ドットの開始及び終了タイミング信号を発生す
る手段とを設けることにより、アナログ回路特有のオフ
セット調整、ゲイン調整を行うことなく、画素形成時間
を制御し中間調を表現することが可能となる。また、デ
ジタル入力画像信号の１画素に対応して１ドットを形成
するモードとデジタル入力画像信号の複数画素に対応し
て１ドットを形成するモードを切り換えることにより、
階調性を変化させることが可能である。
従来技術の欠点に鑑みて、デジタル入力画像信号の１画
素に対応して１ドットを形成するモードとデジタル入力
画像信号の複数画素に対応して１ドットを形成するモー
ドとを切り換える手段を有し、１ドットを複数ブロック
に分割するドット分割手段と、ドット分割手段からの分
割タイミング信号及び／又はデジタル入力画像信号に基
づいて１ドットの開始及び終了タイミング信号を発生す
る手段とを設けることにより、アナログ回路特有のオフ
セット調整、ゲイン調整を行うことなく、画素形成時間
を制御し中間調を表現することが可能となる。また、デ
ジタル入力画像信号の１画素に対応して１ドットを形成
するモードとデジタル入力画像信号の複数画素に対応し
て１ドットを形成するモードを切り換えることにより、
階調性を変化させることが可能である。
【０００７】
【実施例】以下、添付図面を用いて本発明の実施例を詳
細に説明する。
細に説明する。
【０００８】＜画像形成装置の概略構成の説明＞図１は
、本発明の一実施例の概略構成を示す図である。
、本発明の一実施例の概略構成を示す図である。
【０００９】図１において、１０１は、画像形成装置１
０２を制御するホスト・コンピュータであり、例えば図
示しないイメージ・スキャナから読み込んだデジタル画
像データを内蔵のメモリ（図示せず）に記憶し、ウイン
ドウ処理、移動処理等の画像処理を施した後、画像形成
装置１０２に伝送する。
０２を制御するホスト・コンピュータであり、例えば図
示しないイメージ・スキャナから読み込んだデジタル画
像データを内蔵のメモリ（図示せず）に記憶し、ウイン
ドウ処理、移動処理等の画像処理を施した後、画像形成
装置１０２に伝送する。
【００１０】１０３は、ホスト・コンピュータ１０１か
ら伝送されるデジタル画像データを一旦記憶するための
画像メモリ制御ブロックである。この画像メモリ制御ブ
ロックは、例えば、ダブルラインバッファ構成をとり、
ホスト・コンピュータ１０１から画像形成装置１０２に
伝送されるデジタル画像データを画像形成タイミングと
同期をとって出力する為のものである。ホスト・コンピ
ュータ１０１と画像形成装置１０２との間の画像データ
の伝送のタイミングの一例を図２に示す。
ら伝送されるデジタル画像データを一旦記憶するための
画像メモリ制御ブロックである。この画像メモリ制御ブ
ロックは、例えば、ダブルラインバッファ構成をとり、
ホスト・コンピュータ１０１から画像形成装置１０２に
伝送されるデジタル画像データを画像形成タイミングと
同期をとって出力する為のものである。ホスト・コンピ
ュータ１０１と画像形成装置１０２との間の画像データ
の伝送のタイミングの一例を図２に示す。
【００１１】図１及び図２において、ＶＣＬＫは画像デ
ータをホスト・コンピュータ１０１から画像形成装置１
０２に伝送する為の画像伝送クロック、ＬＳＹＮＣは画
像形成装置１０２の副走査同期信号、ＶＥは画像１ペー
ジ分の有効領域を示す垂直画像有効信号、ＨＥは１主走
査の画像有効領域を示す水平画像有効信号、１２０は通
信線で、ホスト・コンピュータ１０１から画像形成装置
１０２へのコマンドの伝送、及び画像形成装置１０２か
らホスト・コンピュータ１０１へのステータスの伝送に
使用されるものであり、１０４は、前記ホスト・コンピ
ュータ１０１と通信線１２０を介して通信を行うための
通信制御ブロックである。又、１３０は画像データの伝
送ラインである。
ータをホスト・コンピュータ１０１から画像形成装置１
０２に伝送する為の画像伝送クロック、ＬＳＹＮＣは画
像形成装置１０２の副走査同期信号、ＶＥは画像１ペー
ジ分の有効領域を示す垂直画像有効信号、ＨＥは１主走
査の画像有効領域を示す水平画像有効信号、１２０は通
信線で、ホスト・コンピュータ１０１から画像形成装置
１０２へのコマンドの伝送、及び画像形成装置１０２か
らホスト・コンピュータ１０１へのステータスの伝送に
使用されるものであり、１０４は、前記ホスト・コンピ
ュータ１０１と通信線１２０を介して通信を行うための
通信制御ブロックである。又、１３０は画像データの伝
送ラインである。
【００１２】図１において、１０５は画像形成装置１０
２の一連の制御シーケンスを行うＣＰＵ、１０６は前記
制御シーケンスを行うプログラムを格納してあるＲＯＭ
、１０７は前記制御シーケンスを行うために必要な作業
用のＲＡＭである。
２の一連の制御シーケンスを行うＣＰＵ、１０６は前記
制御シーケンスを行うプログラムを格納してあるＲＯＭ
、１０７は前記制御シーケンスを行うために必要な作業
用のＲＡＭである。
【００１３】１０８は画像形成タイミング制御ブロック
であり、詳細に関しては後述する。１０９は電子写真プ
ロセスに関するレーザ光源、レーザ・ドライバ、感光ド
ラム、転写ドラム等を制御する画像形成ブロック、１１
０はレーザ走査の為のポリゴン・スキャナの制御すると
ともに、各主走査の開始を示すＢＤ（ビーム・ディテク
ト）信号を発生する主走査制御ブロック、１１１は記録
紙の搬送制御や感光ドラム、転写ドラム等の回転制御を
行う為の副走査制御ブロック、１１２は画像形成装置１
０２の一連の制御シーケンスのタイミング信号を発生す
るシーケンス・タイミング信号発生回路である。又、１
４０はデータバス・１５０はアドレスバス、１６０はタ
イミング信号ラインである。
であり、詳細に関しては後述する。１０９は電子写真プ
ロセスに関するレーザ光源、レーザ・ドライバ、感光ド
ラム、転写ドラム等を制御する画像形成ブロック、１１
０はレーザ走査の為のポリゴン・スキャナの制御すると
ともに、各主走査の開始を示すＢＤ（ビーム・ディテク
ト）信号を発生する主走査制御ブロック、１１１は記録
紙の搬送制御や感光ドラム、転写ドラム等の回転制御を
行う為の副走査制御ブロック、１１２は画像形成装置１
０２の一連の制御シーケンスのタイミング信号を発生す
るシーケンス・タイミング信号発生回路である。又、１
４０はデータバス・１５０はアドレスバス、１６０はタ
イミング信号ラインである。
【００１４】図３に画像形成装置１０２の画像形成タイ
ミング制御ブロック１０８の構成図を示す。
ミング制御ブロック１０８の構成図を示す。
【００１５】図３において、３０１は画像メモリ制御ブ
ロック１０３より伝送されるデジタル画像データ（Ｖｉ
ｄｅｏ）をラッチする為のラッチ回路（ラッチ回路３０
１の出力をＶｉｄｅｏ１とする）、３０２はデジタル入
力画像信号の複数画素を１ドットに対応させるモードを
選択した場合に、デジタル入力画像信号複数画素の階調
の平均をとる為の平均回路であり、この時平均回路の構
成の一例は、図４のようになっている（平均回路の出力
をＶｉｄｅｏ２とする）。３０３はデジタル入力画像信
号の１つの画素に対応して１ドットを形成するモード、
又はデジタル入力画像信号の複数画素に対応して１ドッ
トを形成するモードのいずれが選択されたかによってＶ
ｉｄｅｏ１とＶｉｄｅｏ２の選択を切り換える為のマル
チプレクサ（ＭＰＸ）、３０５は入力画像データをプリ
ンタの出力特性に合わせるためにγ変換を行う為のテー
ブルが格納されるＲＡＭ、３０４はγ変換テーブルを画
像形成に先立ってＣＰＵ１０５がγ変換データをＲＡＭ
３０５にセットする場合と、画像形成時Ｖｉｄｅｏ１（
又はＶｉｄｅｏ２）信号の値に応じてγ変換データを選
択する場合とで、ＲＡＭ３０５に付勢するアドレス情報
を切り換える為のマルチプレクサ（ＭＰＸ）であり、３
０７はＣＰＵ１０５のデータバス１４０とＲＡＭ３０５
の入出力バスとの電気的な接続／非接続を行う為のバッ
ファ回路、３０６は画像形成時γ変換用ＲＡＭ３０５よ
り出力されるデータをラッチする為のラッチ回路である
（ラッチ回路３０６の出力をＶｉｄｅｏ３とする）。
ロック１０３より伝送されるデジタル画像データ（Ｖｉ
ｄｅｏ）をラッチする為のラッチ回路（ラッチ回路３０
１の出力をＶｉｄｅｏ１とする）、３０２はデジタル入
力画像信号の複数画素を１ドットに対応させるモードを
選択した場合に、デジタル入力画像信号複数画素の階調
の平均をとる為の平均回路であり、この時平均回路の構
成の一例は、図４のようになっている（平均回路の出力
をＶｉｄｅｏ２とする）。３０３はデジタル入力画像信
号の１つの画素に対応して１ドットを形成するモード、
又はデジタル入力画像信号の複数画素に対応して１ドッ
トを形成するモードのいずれが選択されたかによってＶ
ｉｄｅｏ１とＶｉｄｅｏ２の選択を切り換える為のマル
チプレクサ（ＭＰＸ）、３０５は入力画像データをプリ
ンタの出力特性に合わせるためにγ変換を行う為のテー
ブルが格納されるＲＡＭ、３０４はγ変換テーブルを画
像形成に先立ってＣＰＵ１０５がγ変換データをＲＡＭ
３０５にセットする場合と、画像形成時Ｖｉｄｅｏ１（
又はＶｉｄｅｏ２）信号の値に応じてγ変換データを選
択する場合とで、ＲＡＭ３０５に付勢するアドレス情報
を切り換える為のマルチプレクサ（ＭＰＸ）であり、３
０７はＣＰＵ１０５のデータバス１４０とＲＡＭ３０５
の入出力バスとの電気的な接続／非接続を行う為のバッ
ファ回路、３０６は画像形成時γ変換用ＲＡＭ３０５よ
り出力されるデータをラッチする為のラッチ回路である
（ラッチ回路３０６の出力をＶｉｄｅｏ３とする）。
【００１６】３０８は、前記Ｖｉｄｅｏ３を受けてＶｉ
ｄｅｏ３の値に基づき、１ドットの形成区間を濃度に応
じて複数ブロックに分割し、画像形成のためのタイミン
グ信号を発生する画像形成タイミング信号発生回路であ
り、３０９は、前記画像形成タイミング信号発生回路３
０８により発生される画素分割タイミング信号からのＶ
ｉｄｅｏ３に応じた遅延時間量を算出する為の遅延算出
回路であり、３１０は、前記画像形成タイミング信号発
生回路３０８の出力であるＴＴＬレベルの電気信号をＥ
ＣＬレベルに変換する為のレベル変換回路である。
ｄｅｏ３の値に基づき、１ドットの形成区間を濃度に応
じて複数ブロックに分割し、画像形成のためのタイミン
グ信号を発生する画像形成タイミング信号発生回路であ
り、３０９は、前記画像形成タイミング信号発生回路３
０８により発生される画素分割タイミング信号からのＶ
ｉｄｅｏ３に応じた遅延時間量を算出する為の遅延算出
回路であり、３１０は、前記画像形成タイミング信号発
生回路３０８の出力であるＴＴＬレベルの電気信号をＥ
ＣＬレベルに変換する為のレベル変換回路である。
【００１７】３１１及び３１２は各々、前記レベル変換
回路３１０の出力である開始トリガ信号Ｓ−ＴＲＧ、終
了トリガ信号Ｅ−ＴＲＧ信号を受けて、前記遅延量算出
回路３０９により設定される所定の遅延時間経過後、パ
ルス信号Ｓ−ＣＬＫ、Ｅ−ＣＬＫをそれぞれ発生する遅
延発生回路である。この遅延発生回路としては、デジタ
ル・プログラマブル遅延発生器（例えばＡＤ９５００）
を好適に使用することができる。
回路３１０の出力である開始トリガ信号Ｓ−ＴＲＧ、終
了トリガ信号Ｅ−ＴＲＧ信号を受けて、前記遅延量算出
回路３０９により設定される所定の遅延時間経過後、パ
ルス信号Ｓ−ＣＬＫ、Ｅ−ＣＬＫをそれぞれ発生する遅
延発生回路である。この遅延発生回路としては、デジタ
ル・プログラマブル遅延発生器（例えばＡＤ９５００）
を好適に使用することができる。
【００１８】３１３は、前記信号Ｓ−ＴＲＧ、Ｅ−ＴＲ
Ｇ、Ｓ−ＣＬＫ、Ｅ−ＣＬＫを受けて所定時間幅の信号
を発生させる為のフリップフロップであり（Ｓ−ＣＬＫ
、Ｅ−ＣＬＫはワイヤードＯＲ接続される。）、３１４
は、前記フリップフロップ３１３のＥＣＬレベル出力を
ＴＴＬレベルに変換する為のレベル変換回路である。
Ｇ、Ｓ−ＣＬＫ、Ｅ−ＣＬＫを受けて所定時間幅の信号
を発生させる為のフリップフロップであり（Ｓ−ＣＬＫ
、Ｅ−ＣＬＫはワイヤードＯＲ接続される。）、３１４
は、前記フリップフロップ３１３のＥＣＬレベル出力を
ＴＴＬレベルに変換する為のレベル変換回路である。
【００１９】又、３１５は画像形成タイミング制御ブロ
ック１０８の全体的な動作タイミング信号を発生させる
タイミング発生回路である。
ック１０８の全体的な動作タイミング信号を発生させる
タイミング発生回路である。
【００２０】以下、更に図５〜図１０を参照して画像形
成タイミング制御ブロック１０８の動作説明を、デジタ
ル入力画像信号の１画素に対応して１ドットを形成する
場合とデジタル入力画像信号の複数画素に対応して１ド
ットを形成する場合について各々行う。
成タイミング制御ブロック１０８の動作説明を、デジタ
ル入力画像信号の１画素に対応して１ドットを形成する
場合とデジタル入力画像信号の複数画素に対応して１ド
ットを形成する場合について各々行う。
【００２１】先ず、図５〜図７を参照してデジタル入力
画像信号の１画素に対応して１ドットを形成する場合の
画像形成制御ブロック１０８の動作説明を行う。
画像信号の１画素に対応して１ドットを形成する場合の
画像形成制御ブロック１０８の動作説明を行う。
【００２２】図５は、デジタル入力画像信号の１画素に
対応して１ドットを形成する場合の画素形成タイミング
制御ブロック１０８の動作の一例を示す動作タイミング
・チャートの例、図６はデジタル入力画像に応じた画像
形成タイミング信号発生回路３０８の出力信号を、レベ
ル変換回路Ａ３１０でレベル変換した信号Ｓ−ＴＲＧ、
Ｅ−ＴＲＧの出力タイミング例を示す図、図７はγ変換
の一例を示す図である。
対応して１ドットを形成する場合の画素形成タイミング
制御ブロック１０８の動作の一例を示す動作タイミング
・チャートの例、図６はデジタル入力画像に応じた画像
形成タイミング信号発生回路３０８の出力信号を、レベ
ル変換回路Ａ３１０でレベル変換した信号Ｓ−ＴＲＧ、
Ｅ−ＴＲＧの出力タイミング例を示す図、図７はγ変換
の一例を示す図である。
【００２３】図７において、横軸ｘはデジタル入力画像
データ（図３及び図５のＶｉｄｅｏ１）を示し、縦軸ｙ
はγ変換後のデジタル画像データ（図３及び図５のＶｉ
ｄｅｏ３）を示し、Ｖｉｄｅｏ１が０〜Ａｘ、Ａｘ〜Ｂ
ｘ、Ｂｘ〜Ｃｘ、Ｃｘ〜Ｄｘの場合に応じて、Ｖｉｄｅ
ｏ３は各々、０〜Ａｙ、Ａｙ〜Ｂｙ、Ｂｙ〜Ｃｙ、Ｃｙ
〜Ｄｙの値となるように図３におけるＲＡＭ３０５でγ
変換される。尚、前述したように、ＲＡＭ３０５の内容
は、ＣＰＵ１０５が設定できる構成となっており、γ変
換テーブルは容易に変更可能である。
データ（図３及び図５のＶｉｄｅｏ１）を示し、縦軸ｙ
はγ変換後のデジタル画像データ（図３及び図５のＶｉ
ｄｅｏ３）を示し、Ｖｉｄｅｏ１が０〜Ａｘ、Ａｘ〜Ｂ
ｘ、Ｂｘ〜Ｃｘ、Ｃｘ〜Ｄｘの場合に応じて、Ｖｉｄｅ
ｏ３は各々、０〜Ａｙ、Ａｙ〜Ｂｙ、Ｂｙ〜Ｃｙ、Ｃｙ
〜Ｄｙの値となるように図３におけるＲＡＭ３０５でγ
変換される。尚、前述したように、ＲＡＭ３０５の内容
は、ＣＰＵ１０５が設定できる構成となっており、γ変
換テーブルは容易に変更可能である。
【００２４】図６において、φは１ドットを形成する為
のクロック信号を示し、８φは本実施例においては、１
ドットを画素形成の中心ａを基準として８等分された８
ブロックに分割するためのクロック信号であり、φの８
倍の周波数を有する信号である。又、（イ）、（ロ）、
（ハ）、（ニ）はＶｉｄｅｏ３の値に応じて、（イ）Ｖ
ｉｄｅｏ３が０〜Ａｙの場合 （ロ）Ｖｉｄｅｏ３がＡｙ〜Ｂｙの場合（ハ）Ｖｉｄｅ
ｏ３がＢｙ〜Ｃｙの場合（ニ）Ｖｉｄｅｏ３がＣｙ〜Ｄ
ｙの場合における画像形成タイミング信号発生回路３０
８のレベル変換後の信号Ｓ−ＴＲＧ、Ｅ−ＴＲＧの出力
タイミング例を示している。
のクロック信号を示し、８φは本実施例においては、１
ドットを画素形成の中心ａを基準として８等分された８
ブロックに分割するためのクロック信号であり、φの８
倍の周波数を有する信号である。又、（イ）、（ロ）、
（ハ）、（ニ）はＶｉｄｅｏ３の値に応じて、（イ）Ｖ
ｉｄｅｏ３が０〜Ａｙの場合 （ロ）Ｖｉｄｅｏ３がＡｙ〜Ｂｙの場合（ハ）Ｖｉｄｅ
ｏ３がＢｙ〜Ｃｙの場合（ニ）Ｖｉｄｅｏ３がＣｙ〜Ｄ
ｙの場合における画像形成タイミング信号発生回路３０
８のレベル変換後の信号Ｓ−ＴＲＧ、Ｅ−ＴＲＧの出力
タイミング例を示している。
【００２５】次に、図５を中心に画像形成の動作に関し
て述べる。
て述べる。
【００２６】画像メモリ制御ブロック１０３より送出さ
れるデジタル画像データＶｉｄｅｏは、φの立ち上がり
でラッチ回路３０１にラッチされ、Ｖｉｄｅｏ１をＲＡ
Ｍ３０５のアドレス入力として付勢する。この時、ＭＰ
Ｘ３０３はラッチ回路３０１の出力を選択し、ＭＰＸ３
０４はＭＰＸ３０３の出力を選択するようになっている
。ＲＡＭ３０５は、前記Ｖｉｄｅｏ１を受けてγ変換さ
れたデータを出力し、前記γ変換された出力データは、
φの立ち上がりでラッチ回路３０６にラッチされる（Ｖ
ｉｄｅｏ３）。画素形成タイミング信号発生回路３０８
は、前記Ｖｉｄｅｏ３をＶ−ＬＡＴＣＨの立ち上がりで
取り込み、Ｖｉｄｅｏ３の値に応じて図６における（イ
）、（ロ）、（ハ）、（ニ）の何れかのタイミングでＳ
−ＴＲＧ、Ｅ−ＴＲＧ信号を発生する（図５の例では、
（ロ）の場合を示す）。又、遅延量算出回路３０９は、
前記Ｖｉｄｅｏ３をＶ−ＬＡＴＣＨの立ち上がりで取り
込み、Ｖｉｄｅｏ３の値に応じて、前記画像形成タイミ
ング信号発生回路３０８により生成されるＳ−ＴＲＧ、
Ｅ−ＴＲＧ信号からの各々の遅延時間量Ｓ−ＤＡＴＡ、
Ｅ−ＤＡＴＡを算出し（図５の例では、各々ｔ１、ｔ２
となる。）、画像形成タイミング信号発生回路３０８に
より出力されるＳ−ＬＡＴＣＨ、Ｅ−ＬＡＴＣＨ信号に
より、各々ｔ１、ｔ２に相当する値、即ち、Ｓ−ＤＡＴ
Ａ、Ｅ−ＤＡＴＡが各々、遅延発生回路Ａ３１１、及び
遅延発生回路３１２に取り込まれる。尚、Ｓ−ＬＡＴＣ
Ｈ、Ｅ−ＬＡＴＣＨ、Ｓ−ＤＡＴＡ、Ｅ−ＤＡＴＡはＴ
ＴＬレベルの信号、Ｓ−ＴＲＧ、Ｅ−ＴＲＧはＥＣＬレ
ベルの信号である。
れるデジタル画像データＶｉｄｅｏは、φの立ち上がり
でラッチ回路３０１にラッチされ、Ｖｉｄｅｏ１をＲＡ
Ｍ３０５のアドレス入力として付勢する。この時、ＭＰ
Ｘ３０３はラッチ回路３０１の出力を選択し、ＭＰＸ３
０４はＭＰＸ３０３の出力を選択するようになっている
。ＲＡＭ３０５は、前記Ｖｉｄｅｏ１を受けてγ変換さ
れたデータを出力し、前記γ変換された出力データは、
φの立ち上がりでラッチ回路３０６にラッチされる（Ｖ
ｉｄｅｏ３）。画素形成タイミング信号発生回路３０８
は、前記Ｖｉｄｅｏ３をＶ−ＬＡＴＣＨの立ち上がりで
取り込み、Ｖｉｄｅｏ３の値に応じて図６における（イ
）、（ロ）、（ハ）、（ニ）の何れかのタイミングでＳ
−ＴＲＧ、Ｅ−ＴＲＧ信号を発生する（図５の例では、
（ロ）の場合を示す）。又、遅延量算出回路３０９は、
前記Ｖｉｄｅｏ３をＶ−ＬＡＴＣＨの立ち上がりで取り
込み、Ｖｉｄｅｏ３の値に応じて、前記画像形成タイミ
ング信号発生回路３０８により生成されるＳ−ＴＲＧ、
Ｅ−ＴＲＧ信号からの各々の遅延時間量Ｓ−ＤＡＴＡ、
Ｅ−ＤＡＴＡを算出し（図５の例では、各々ｔ１、ｔ２
となる。）、画像形成タイミング信号発生回路３０８に
より出力されるＳ−ＬＡＴＣＨ、Ｅ−ＬＡＴＣＨ信号に
より、各々ｔ１、ｔ２に相当する値、即ち、Ｓ−ＤＡＴ
Ａ、Ｅ−ＤＡＴＡが各々、遅延発生回路Ａ３１１、及び
遅延発生回路３１２に取り込まれる。尚、Ｓ−ＬＡＴＣ
Ｈ、Ｅ−ＬＡＴＣＨ、Ｓ−ＤＡＴＡ、Ｅ−ＤＡＴＡはＴ
ＴＬレベルの信号、Ｓ−ＴＲＧ、Ｅ−ＴＲＧはＥＣＬレ
ベルの信号である。
【００２７】ここで遅延算出回路３０９は、例えば、Ｒ
ＡＭで構成され、ＲＡＭ３０５と同様に遅延時間量はテ
ーブル変換処理によって得られる構成であって、ＣＰＵ
１０５が設定できる構成であっても良いし、又、前記テ
ーブル変換処理機能をＲＡＭ３０５に持たせ、ｔ１＋ｔ
２＝ｔ（分割された１ブロックの時間）であることを利
用し、ｔ１またはｔ２の何れか一方に相当する値をＲＡ
Ｍ３０５から出力して、遅延量算出回路３０９に付勢し
、他方を算出する構成であっても良い。
ＡＭで構成され、ＲＡＭ３０５と同様に遅延時間量はテ
ーブル変換処理によって得られる構成であって、ＣＰＵ
１０５が設定できる構成であっても良いし、又、前記テ
ーブル変換処理機能をＲＡＭ３０５に持たせ、ｔ１＋ｔ
２＝ｔ（分割された１ブロックの時間）であることを利
用し、ｔ１またはｔ２の何れか一方に相当する値をＲＡ
Ｍ３０５から出力して、遅延量算出回路３０９に付勢し
、他方を算出する構成であっても良い。
【００２８】然る後、遅延発生回路３１１、及び遅延発
生回路３１２は各々、前記Ｓ−ＴＲＧ、Ｅ−ＴＲＧ信号
をトリガとして各々、前記ｔ１、ｔ２の時間を計数した
時点でパルス信号Ｓ−ＣＬＫ、Ｅ−ＣＬＫを発生する。
生回路３１２は各々、前記Ｓ−ＴＲＧ、Ｅ−ＴＲＧ信号
をトリガとして各々、前記ｔ１、ｔ２の時間を計数した
時点でパルス信号Ｓ−ＣＬＫ、Ｅ−ＣＬＫを発生する。
【００２９】フリップフロップ３１３は、前記各信号Ｓ
−ＴＲＧ、Ｅ−ＴＲＧ、Ｓ−ＣＬＫ、Ｅ−ＣＬＫを受け
て、図５におけるｔｗの時間幅を有する信号ＬＯＮを発
生し（図７におけるＰ点に相当する濃度信号）、ＬＯＮ
はＥＣＬ−ＴＴＬレベル変換された後（ＬＯＮ信号）、
不図示のレーザ・ドライバを駆動し、レーザ・ドライバ
が駆動される時間により形成される画像の濃度が制御さ
れる。
−ＴＲＧ、Ｅ−ＴＲＧ、Ｓ−ＣＬＫ、Ｅ−ＣＬＫを受け
て、図５におけるｔｗの時間幅を有する信号ＬＯＮを発
生し（図７におけるＰ点に相当する濃度信号）、ＬＯＮ
はＥＣＬ−ＴＴＬレベル変換された後（ＬＯＮ信号）、
不図示のレーザ・ドライバを駆動し、レーザ・ドライバ
が駆動される時間により形成される画像の濃度が制御さ
れる。
【００３０】次に、デジタル入力画像信号の複数画素に
対応して１ドットを形成する場合の画像形成タイミング
制御ブロック１０８の動作説明を行う。
対応して１ドットを形成する場合の画像形成タイミング
制御ブロック１０８の動作説明を行う。
【００３１】図８は、デジタル入力画像信号の複数画素
に対応して１ドットを形成する場合の画像形成タイミン
グ制御ブロック１０８の動作の一例を示す動作タイミン
グ・チャートの例、図９はデジタル入力画像に応じた画
像形成タイミング発生回路３０８の出力信号をレベル変
換回路３１０でレベル変換した信号Ｓ−ＴＲＧ、Ｅ−Ｔ
ＲＧの出力タイミング例を示す図、図１０はγ変換の一
例を示す図である。
に対応して１ドットを形成する場合の画像形成タイミン
グ制御ブロック１０８の動作の一例を示す動作タイミン
グ・チャートの例、図９はデジタル入力画像に応じた画
像形成タイミング発生回路３０８の出力信号をレベル変
換回路３１０でレベル変換した信号Ｓ−ＴＲＧ、Ｅ−Ｔ
ＲＧの出力タイミング例を示す図、図１０はγ変換の一
例を示す図である。
【００３２】図１０において、横軸ｘはデジタル入力画
像データ（図３及び図８のＶｉｄｅｏ２）を示し、縦軸
ｙはγ変換後のデジタル画像データ（図３及び図８のＶ
ｉｄｅｏ３）を示し、Ｖｉｄｅｏ２が０〜ａｘ、ａｘ〜
ｂｘ、ｂｘ〜ｃｘ、ｃｘ〜ｄｘ、ｄｘ〜ｅｘ、ｅｘ〜ｆ
ｘ、ｆｘ〜ｇｘ、ｇｘ〜ｈｘの場合に応じて、Ｖｉｄｅ
ｏ３は各々、０〜ａｙ、ａｙ〜ｂｙ、ｂｙ〜ｃｙ、ｃｙ
〜ｄｙ、ｄｙ〜ｅｙ、ｅｙ〜ｆｙ、ｆｙ〜ｇｙ、ｇｙ〜
ｈｙの値となるように、図３におけるＲＡＭ３０５でγ
変換される。
像データ（図３及び図８のＶｉｄｅｏ２）を示し、縦軸
ｙはγ変換後のデジタル画像データ（図３及び図８のＶ
ｉｄｅｏ３）を示し、Ｖｉｄｅｏ２が０〜ａｘ、ａｘ〜
ｂｘ、ｂｘ〜ｃｘ、ｃｘ〜ｄｘ、ｄｘ〜ｅｘ、ｅｘ〜ｆ
ｘ、ｆｘ〜ｇｘ、ｇｘ〜ｈｘの場合に応じて、Ｖｉｄｅ
ｏ３は各々、０〜ａｙ、ａｙ〜ｂｙ、ｂｙ〜ｃｙ、ｃｙ
〜ｄｙ、ｄｙ〜ｅｙ、ｅｙ〜ｆｙ、ｆｙ〜ｇｙ、ｇｙ〜
ｈｙの値となるように、図３におけるＲＡＭ３０５でγ
変換される。
【００３３】図９において、φ／２は１ドットを形成す
る為のクロック信号を示し、８φは本実施例においては
、１ドットを画素形成の中心ａを基準として１６等分さ
れた１６ブロックに分ける為のクロック信号であり、φ
／２の１６倍の周波数を有する信号である。又、（イ）
、（ロ）、（ハ）、（ニ）、（ホ）、（ヘ）、（ト）、
（チ）はＶｉｄｅｏ３の値に応じて、（イ）Ｖｉｄｅｏ
３が０〜ａｙの場合 （ロ）Ｖｉｄｅｏ３がａｙ〜ｂｙの場合（ハ）Ｖｉｄｅ
ｏ３がｂｙ〜ｃｙの場合（ニ）Ｖｉｄｅｏ３がｃｙ〜ｄ
ｙの場合（ホ）Ｖｉｄｅｏ３がｄｙ〜ｅｙの場合（ヘ）
Ｖｉｄｅｏ３がｅｙ〜ｆｙの場合（ト）Ｖｉｄｅｏ３が
ｆｙ〜ｇｙの場合（チ）Ｖｉｄｅｏ３がｇｙ〜ｈｙの場
合における画像形成タイミング信号発生回路３０８のレ
ベル変換後の信号Ｓ−ＴＲＧ、Ｅ−ＴＲＧの出力タイミ
ング例を示している。
る為のクロック信号を示し、８φは本実施例においては
、１ドットを画素形成の中心ａを基準として１６等分さ
れた１６ブロックに分ける為のクロック信号であり、φ
／２の１６倍の周波数を有する信号である。又、（イ）
、（ロ）、（ハ）、（ニ）、（ホ）、（ヘ）、（ト）、
（チ）はＶｉｄｅｏ３の値に応じて、（イ）Ｖｉｄｅｏ
３が０〜ａｙの場合 （ロ）Ｖｉｄｅｏ３がａｙ〜ｂｙの場合（ハ）Ｖｉｄｅ
ｏ３がｂｙ〜ｃｙの場合（ニ）Ｖｉｄｅｏ３がｃｙ〜ｄ
ｙの場合（ホ）Ｖｉｄｅｏ３がｄｙ〜ｅｙの場合（ヘ）
Ｖｉｄｅｏ３がｅｙ〜ｆｙの場合（ト）Ｖｉｄｅｏ３が
ｆｙ〜ｇｙの場合（チ）Ｖｉｄｅｏ３がｇｙ〜ｈｙの場
合における画像形成タイミング信号発生回路３０８のレ
ベル変換後の信号Ｓ−ＴＲＧ、Ｅ−ＴＲＧの出力タイミ
ング例を示している。
【００３４】次に、図８を中心に画像形成の動作に関し
て述べる。
て述べる。
【００３５】画像メモリ制御ブロック１０３より送出さ
れるデジタル画像データＶｉｄｅｏは、φの立ち上がり
でラッチ回路３０１にラッチされ、Ｖｉｄｅｏ１を平均
回路３０２の入力として付勢する。本実施例では、付勢
されたＶｉｄｅｏ１は、φの立ち上がりでラッチ回路４
０１、ラッチ回路４０２に交互にラッチされ、ラッチ回
路４０１の出力からＶｉｄｅｏ４、ラッチ回路４０２の
出力からＶｉｄｅｏ５を加算器４０３の入力として付勢
する。加算器４０３の出力Ｖｉｄｅｏ６は除算器４０４
に入力され、除算器４０４の出力は平均回路３０２の出
力Ｖｉｄｅｏ２となり、ＲＡＭ３０５のアドレス入力と
して付勢される。この時、ＭＰＸ３０３は平均回路３０
２の出力を選択し、ＭＰＸ３０４はＭＰＸ３０３の出力
を選択するようになっている。ＲＡＭ３０５は、前記Ｖ
ｉｄｅｏ２を受けてγ変換されたデータを出力し、前記
γ変換された出力データは、φ／２の立ち上がりでラッ
チ回路３０６にラッチされる（Ｖｉｄｅｏ３）。画素形
成タイミング信号発生回路３０８は、前記Ｖｉｄｅｏ３
をＶ−ＬＡＴＣＨの立ち上がりで取り込み、Ｖｉｄｅｏ
３の値に応じて図９における（イ）、（ロ）、（ハ）、
（ニ）、（ホ）、（ヘ）、（ト）、（チ）の何れかのタ
イミングでＳ−ＴＲＧ、Ｅ−ＴＲＧ信号を発生する（図
８の例では（ヘ）の場合を示す）。又、遅延量算出回路
３０９から遅延発生回路３１１、遅延発生回路３１２、
フリップフロップ３１３を経て不図示のレーザ・ドライ
バを駆動するまでの過程は、単数のデジタル入力画像信
号により一画素を形成する場合と同様である。
れるデジタル画像データＶｉｄｅｏは、φの立ち上がり
でラッチ回路３０１にラッチされ、Ｖｉｄｅｏ１を平均
回路３０２の入力として付勢する。本実施例では、付勢
されたＶｉｄｅｏ１は、φの立ち上がりでラッチ回路４
０１、ラッチ回路４０２に交互にラッチされ、ラッチ回
路４０１の出力からＶｉｄｅｏ４、ラッチ回路４０２の
出力からＶｉｄｅｏ５を加算器４０３の入力として付勢
する。加算器４０３の出力Ｖｉｄｅｏ６は除算器４０４
に入力され、除算器４０４の出力は平均回路３０２の出
力Ｖｉｄｅｏ２となり、ＲＡＭ３０５のアドレス入力と
して付勢される。この時、ＭＰＸ３０３は平均回路３０
２の出力を選択し、ＭＰＸ３０４はＭＰＸ３０３の出力
を選択するようになっている。ＲＡＭ３０５は、前記Ｖ
ｉｄｅｏ２を受けてγ変換されたデータを出力し、前記
γ変換された出力データは、φ／２の立ち上がりでラッ
チ回路３０６にラッチされる（Ｖｉｄｅｏ３）。画素形
成タイミング信号発生回路３０８は、前記Ｖｉｄｅｏ３
をＶ−ＬＡＴＣＨの立ち上がりで取り込み、Ｖｉｄｅｏ
３の値に応じて図９における（イ）、（ロ）、（ハ）、
（ニ）、（ホ）、（ヘ）、（ト）、（チ）の何れかのタ
イミングでＳ−ＴＲＧ、Ｅ−ＴＲＧ信号を発生する（図
８の例では（ヘ）の場合を示す）。又、遅延量算出回路
３０９から遅延発生回路３１１、遅延発生回路３１２、
フリップフロップ３１３を経て不図示のレーザ・ドライ
バを駆動するまでの過程は、単数のデジタル入力画像信
号により一画素を形成する場合と同様である。
【００３６】（画像形成タイミング制御ブロックの他の
構成例）図１１は画像形成装置１０２の画像形成タイミ
ング制御ブロック１０８の他の構成例を示す構成図であ
る。
構成例）図１１は画像形成装置１０２の画像形成タイミ
ング制御ブロック１０８の他の構成例を示す構成図であ
る。
【００３７】図１１において、３０１′〜３０７′は前
述の構成例における３０１〜３０７と同様の機能を有し
、３０１′は画像メモリ制御ブロック１０３より伝送さ
れるデジタル画像データ（Ｖｉｄｅｏ）をラッチするた
めのラッチ回路（ラッチ回路３０１′の出力をＶｉｄｅ
ｏ１とする）、３０２′はデジタル入力画像信号の複数
画素を１ドットに対応させるモードを選択した場合に、
複数のデジタル入力画像信号の平均をとる為の平均回路
（平均回路３０２′の出力はＶｉｄｅｏ２）であり、こ
の時平均回路の構成は、例えば、図４のようになってい
る。３０３′は選択されたモードによってＶｉｄｅｏ１
とＶｉｄｅｏ２の選択を切り換えるためのマルチプレク
サ（ＭＰＸ）、３０５′は、例えば、図７及び図１０の
γ変換テーブルを画像形成に先立って、ＣＰＵ１０５が
γ変換データをＲＡＭ３０５′にセットする場合と画像
形成時Ｖｉｄｅｏ１（又はＶｉｄｅｏ２）信号の値に応
じてγ変換データを選択する場合とで、ＲＡＭ３０５′
に付勢するアドレス情報を切り換えるためのマルチプレ
クサ（ＭＰＸ）であり、３０７′はＣＰＵ１０５のデー
タバス１４０とＲＡＭ３０５′の入出力バスとの電気的
な接続・非接続を行う為のバッファ回路、３０６′は画
像形成時γ変換用ＲＡＭ３０５′より出力されるデータ
をラッチする為のラッチ回路である（ラッチ回路３０６
′の出力をＶｉｄｅｏ３とする）。
述の構成例における３０１〜３０７と同様の機能を有し
、３０１′は画像メモリ制御ブロック１０３より伝送さ
れるデジタル画像データ（Ｖｉｄｅｏ）をラッチするた
めのラッチ回路（ラッチ回路３０１′の出力をＶｉｄｅ
ｏ１とする）、３０２′はデジタル入力画像信号の複数
画素を１ドットに対応させるモードを選択した場合に、
複数のデジタル入力画像信号の平均をとる為の平均回路
（平均回路３０２′の出力はＶｉｄｅｏ２）であり、こ
の時平均回路の構成は、例えば、図４のようになってい
る。３０３′は選択されたモードによってＶｉｄｅｏ１
とＶｉｄｅｏ２の選択を切り換えるためのマルチプレク
サ（ＭＰＸ）、３０５′は、例えば、図７及び図１０の
γ変換テーブルを画像形成に先立って、ＣＰＵ１０５が
γ変換データをＲＡＭ３０５′にセットする場合と画像
形成時Ｖｉｄｅｏ１（又はＶｉｄｅｏ２）信号の値に応
じてγ変換データを選択する場合とで、ＲＡＭ３０５′
に付勢するアドレス情報を切り換えるためのマルチプレ
クサ（ＭＰＸ）であり、３０７′はＣＰＵ１０５のデー
タバス１４０とＲＡＭ３０５′の入出力バスとの電気的
な接続・非接続を行う為のバッファ回路、３０６′は画
像形成時γ変換用ＲＡＭ３０５′より出力されるデータ
をラッチする為のラッチ回路である（ラッチ回路３０６
′の出力をＶｉｄｅｏ３とする）。
【００３８】３０８′は前記Ｖｉｄｅｏ３を受けてＶｉ
ｄｅｏ３の値に基づき、１ドット形成区間の開始を示す
開始トリガＳ−ＴＲＧ信号を発生するまでの再現すべき
濃度に応じた遅延時間量を算出する遅延量算出回路、３
０９′は前記遅延量算出回路３０８′の出力を受けて、
ＴＲＧ信号からの所定の濃度に応じた時間遅延を行わせ
、Ｓ−ＴＲＧ信号を発生させる遅延発生回路、３１０′
はＴＴＬレベルの信号をＥＣＬレベルに変換するレベル
変換回路、３１１′は、前記Ｓ−ＴＲＧ信号を受けて遅
延発生回路３１３′又は遅延発生回路３１４′のどちら
にトリガ信号を付勢するかを選択するトリガ信号選択回
路である。３１２′は、前記Ｓ−ＴＲＧ信号から画素形
成の終了を示すＣＬＫ−Ａ、又はＣＬＫ−Ｂまでの再現
すべき濃度に応じた時間遅延量を算出する遅延量算出回
路、３１３′、３１４′は、各々前記遅延量算出回路の
出力を受けて、Ｓ−ＴＲＧ信号から所定の濃度に応じた
時間遅延を行わせ、ＣＬＫ−Ａ、又はＣＬＫ−Ｂをそれ
ぞれ発生させるための遅延発生回路、３１５′は前記Ｓ
−ＴＲＧ、ＣＬＫ−Ａ、ＣＬＫ−Ｂ信号を受けて、所定
の濃度に応じたパルス幅の画素信号を発生させるための
フリップフロップ、３１６′はＥＣＬレベルの信号をＴ
ＴＬレベルの信号に変換するレベル変換回路Ｂである。
ｄｅｏ３の値に基づき、１ドット形成区間の開始を示す
開始トリガＳ−ＴＲＧ信号を発生するまでの再現すべき
濃度に応じた遅延時間量を算出する遅延量算出回路、３
０９′は前記遅延量算出回路３０８′の出力を受けて、
ＴＲＧ信号からの所定の濃度に応じた時間遅延を行わせ
、Ｓ−ＴＲＧ信号を発生させる遅延発生回路、３１０′
はＴＴＬレベルの信号をＥＣＬレベルに変換するレベル
変換回路、３１１′は、前記Ｓ−ＴＲＧ信号を受けて遅
延発生回路３１３′又は遅延発生回路３１４′のどちら
にトリガ信号を付勢するかを選択するトリガ信号選択回
路である。３１２′は、前記Ｓ−ＴＲＧ信号から画素形
成の終了を示すＣＬＫ−Ａ、又はＣＬＫ−Ｂまでの再現
すべき濃度に応じた時間遅延量を算出する遅延量算出回
路、３１３′、３１４′は、各々前記遅延量算出回路の
出力を受けて、Ｓ−ＴＲＧ信号から所定の濃度に応じた
時間遅延を行わせ、ＣＬＫ−Ａ、又はＣＬＫ−Ｂをそれ
ぞれ発生させるための遅延発生回路、３１５′は前記Ｓ
−ＴＲＧ、ＣＬＫ−Ａ、ＣＬＫ−Ｂ信号を受けて、所定
の濃度に応じたパルス幅の画素信号を発生させるための
フリップフロップ、３１６′はＥＣＬレベルの信号をＴ
ＴＬレベルの信号に変換するレベル変換回路Ｂである。
【００３９】又、３１７′は、画像形成タイミング制御
ブロック１０８の動作タイミングを発生させるタイミン
グ発生回路である。
ブロック１０８の動作タイミングを発生させるタイミン
グ発生回路である。
【００４０】次に、図１２及び図１３を用いて、画像形
成タイミング制御ブロック１０８の動作をデジタル入力
画像信号の１画素に対応して１ドットを形成するモード
の場合とデジタル入力画像信号の複数画素に対応して１
ドットを形成するモードの場合とについてそれぞれ説明
する。
成タイミング制御ブロック１０８の動作をデジタル入力
画像信号の１画素に対応して１ドットを形成するモード
の場合とデジタル入力画像信号の複数画素に対応して１
ドットを形成するモードの場合とについてそれぞれ説明
する。
【００４１】先ず、デジタル入力画像信号の１画素に対
応して１ドットを形成するモードの場合の画像形成タイ
ミング制御ブロック１０８の動作説明を行う。
応して１ドットを形成するモードの場合の画像形成タイ
ミング制御ブロック１０８の動作説明を行う。
【００４２】図１２は単数のデジタル入力画像信号に対
応して１ドットを形成するモードの場合の画像形成タイ
ミング制御ブロック１０８の動作の一例を示す動作タイ
ミング・チャートの例である。
応して１ドットを形成するモードの場合の画像形成タイ
ミング制御ブロック１０８の動作の一例を示す動作タイ
ミング・チャートの例である。
【００４３】画像メモリ制御ブロック１０３より送出さ
れるデジタル画像データＶｉｄｅｏは、１ドット形成の
ためのクロックφの立ち上がりでラッチ回路３０１′に
ラッチされＶｉｄｅｏ１をＲＡＭ３０５′のアドレス入
力として付勢する（この時、ＭＰＸ３０３′はラッチ回
路３０１′の出力を、ＭＰＸ３０４′はＭＰＸ３０３′
の出力を選択するようになっている。）。ＲＡＭ３０５
′は前記Ｖｉｄｅｏ１を受けてγ変換されたデータを出
力し、前記γ変換された出力データは、φの立ち上がり
でラッチ回路３０６′にラッチされる（Ｖｉｄｅｏ３）
。
れるデジタル画像データＶｉｄｅｏは、１ドット形成の
ためのクロックφの立ち上がりでラッチ回路３０１′に
ラッチされＶｉｄｅｏ１をＲＡＭ３０５′のアドレス入
力として付勢する（この時、ＭＰＸ３０３′はラッチ回
路３０１′の出力を、ＭＰＸ３０４′はＭＰＸ３０３′
の出力を選択するようになっている。）。ＲＡＭ３０５
′は前記Ｖｉｄｅｏ１を受けてγ変換されたデータを出
力し、前記γ変換された出力データは、φの立ち上がり
でラッチ回路３０６′にラッチされる（Ｖｉｄｅｏ３）
。
【００４４】遅延量算出回路３０８′は、前記Ｖｉｄｅ
ｏ３を受けて、図１２におけるｔ１（又はｔ３）に相当
する遅延時間量を算出し、遅延発生回路３０９′に付勢
する。遅延発生回路３０９′は、図１２におけるＬＡＴ
ＣＨ信号で前記遅延量算出回路３０８′の出力信号をラ
ッチし、然る後、１ドット形成のためのクロックφに同
期したＴＲＧ信号を受けて、図１２におけるｔ１（又は
ｔ３）の時間遅延の後Ｓ−ＴＲＧ信号を発生する。ここ
で、ＬＡＴＣＨ信号、及び遅延発生回路３０９′の出力
はＴＴＬレベルの信号で良い。
ｏ３を受けて、図１２におけるｔ１（又はｔ３）に相当
する遅延時間量を算出し、遅延発生回路３０９′に付勢
する。遅延発生回路３０９′は、図１２におけるＬＡＴ
ＣＨ信号で前記遅延量算出回路３０８′の出力信号をラ
ッチし、然る後、１ドット形成のためのクロックφに同
期したＴＲＧ信号を受けて、図１２におけるｔ１（又は
ｔ３）の時間遅延の後Ｓ−ＴＲＧ信号を発生する。ここ
で、ＬＡＴＣＨ信号、及び遅延発生回路３０９′の出力
はＴＴＬレベルの信号で良い。
【００４５】一方、遅延量算出回路３１２′は、前記Ｖ
ｉｄｅｏ３を受けて、図１２におけるｔ２（又はｔ４）
に相当する遅延時間量を算出し、遅延発生回路３１３′
、及び遅延波発生回路３１４′に付勢する。遅延発生回
路３１３′は、図１２におけるＬＡＴＣＨ−Ａ信号のタ
イミングで、前記遅延量算出回路３１２′の出力信号（
ｔ２に相当する値）をラッチし、遅延発生回路３１４′
は、図１２におけるＬＡＴＣＨ−Ｂのタイミングで、前
記遅延量算出回路３１２′の出力信号（ｔ４に相当する
値）をラッチする。ここで、ＬＡＴＣＨ−Ａ信号、ＬＡ
ＴＣＨ−Ｂ信号、及び遅延量算出回路３１２′の出力信
号はＴＴＬレベルの信号で良い。
ｉｄｅｏ３を受けて、図１２におけるｔ２（又はｔ４）
に相当する遅延時間量を算出し、遅延発生回路３１３′
、及び遅延波発生回路３１４′に付勢する。遅延発生回
路３１３′は、図１２におけるＬＡＴＣＨ−Ａ信号のタ
イミングで、前記遅延量算出回路３１２′の出力信号（
ｔ２に相当する値）をラッチし、遅延発生回路３１４′
は、図１２におけるＬＡＴＣＨ−Ｂのタイミングで、前
記遅延量算出回路３１２′の出力信号（ｔ４に相当する
値）をラッチする。ここで、ＬＡＴＣＨ−Ａ信号、ＬＡ
ＴＣＨ−Ｂ信号、及び遅延量算出回路３１２′の出力信
号はＴＴＬレベルの信号で良い。
【００４６】即ち、ＴＲＧ信号に同期したＴ−ＳＥＬ信
号に応じて、ＴＲＧ信号選択回路３１１′により遅延発
生回路３１３′、及び遅延発生回路３１４′には１ドッ
トおきに交互にＳ−ＴＲＧ信号が付勢され、遅延発生回
路３１３′、及び遅延発生回路３１４′は各々Ｓ−ＴＲ
Ｇ信号からの所定の遅延時間ｔ１、及びｔ３経過の後Ｃ
ＬＫ−Ａ、及びＣＬＫ−Ｂ信号をそれぞれ発生する。フ
リップフロップ３１５′は、前記各信号Ｓ−ＴＲＧ、Ｃ
ＬＫ−Ａ、ＣＬＫ−Ｂ信号を受けて、図１２に示すよう
に所定の濃度に応じた所定のパルス幅（ｔｗ１、又はｔ
ｗ２）の信号ＬＯＮ′を発生し、ＬＯＮ′はレベル変換
回路３１６′によりＥＣＬ−ＴＴＬレベル変換された後
（ＬＯＮ′信号）、不図示のレーザ・ドライバが駆動さ
れる時間により形成される画像の濃度が制御される。
号に応じて、ＴＲＧ信号選択回路３１１′により遅延発
生回路３１３′、及び遅延発生回路３１４′には１ドッ
トおきに交互にＳ−ＴＲＧ信号が付勢され、遅延発生回
路３１３′、及び遅延発生回路３１４′は各々Ｓ−ＴＲ
Ｇ信号からの所定の遅延時間ｔ１、及びｔ３経過の後Ｃ
ＬＫ−Ａ、及びＣＬＫ−Ｂ信号をそれぞれ発生する。フ
リップフロップ３１５′は、前記各信号Ｓ−ＴＲＧ、Ｃ
ＬＫ−Ａ、ＣＬＫ−Ｂ信号を受けて、図１２に示すよう
に所定の濃度に応じた所定のパルス幅（ｔｗ１、又はｔ
ｗ２）の信号ＬＯＮ′を発生し、ＬＯＮ′はレベル変換
回路３１６′によりＥＣＬ−ＴＴＬレベル変換された後
（ＬＯＮ′信号）、不図示のレーザ・ドライバが駆動さ
れる時間により形成される画像の濃度が制御される。
【００４７】次に、デジタル入力画像信号の複数画素に
対応して１ドットを形成するモードの場合の画像形成タ
イミング制御ブロック１０８の動作説明を行う。
対応して１ドットを形成するモードの場合の画像形成タ
イミング制御ブロック１０８の動作説明を行う。
【００４８】図１３はデジタル入力画像信号の複数画素
に対応して１ドットを形成するモードの場合の画像形成
タイミング制御ブロック１０８の動作の一例を示す動作
タイミング・チャートの例である。
に対応して１ドットを形成するモードの場合の画像形成
タイミング制御ブロック１０８の動作の一例を示す動作
タイミング・チャートの例である。
【００４９】画像メモリ制御ブロック１０３より送出さ
れるデジタル画像データＶｉｄｅｏは、クロックφの立
ち上がりでラッチ回路３０１′にラッチされ、Ｖｉｄｅ
ｏ１を平均回路３０２′の入力として付勢する。本実施
例では、平均回路の構成を例えば、図４に示したもので
あるとすると、付勢されたＶｉｄｅｏ１はφの立ち上が
りでラッチ回路４０１、ラッチ回路４０２に交互にラッ
チされ、ラッチ回路４０１からＶｉｄｅｏ４、ラッチ回
路４０２からＶｉｄｅｏ５を加算器４０３の入力として
付勢する。加算器の出力Ｖｉｄｅｏ６は除算器に入力さ
れ、平均回路の出力Ｖｉｄｅｏ２をＲＡＭ３０５′のア
ドレス入力として付勢する。この時、ＭＰＸ３０３′は
平均回路３０２′の出力を選択し、ＭＰＸ３０４′はＭ
ＰＸ３０３′の出力を選択するようになっている。ＲＡ
Ｍ３０５′は、前記Ｖｉｄｅｏ２を受けてγ変換された
データを出力し、前記γ変換された出力データは、φの
立ち上がりでラッチ回路３０６′にラッチされる（Ｖｉ
ｄｅｏ３）。
れるデジタル画像データＶｉｄｅｏは、クロックφの立
ち上がりでラッチ回路３０１′にラッチされ、Ｖｉｄｅ
ｏ１を平均回路３０２′の入力として付勢する。本実施
例では、平均回路の構成を例えば、図４に示したもので
あるとすると、付勢されたＶｉｄｅｏ１はφの立ち上が
りでラッチ回路４０１、ラッチ回路４０２に交互にラッ
チされ、ラッチ回路４０１からＶｉｄｅｏ４、ラッチ回
路４０２からＶｉｄｅｏ５を加算器４０３の入力として
付勢する。加算器の出力Ｖｉｄｅｏ６は除算器に入力さ
れ、平均回路の出力Ｖｉｄｅｏ２をＲＡＭ３０５′のア
ドレス入力として付勢する。この時、ＭＰＸ３０３′は
平均回路３０２′の出力を選択し、ＭＰＸ３０４′はＭ
ＰＸ３０３′の出力を選択するようになっている。ＲＡ
Ｍ３０５′は、前記Ｖｉｄｅｏ２を受けてγ変換された
データを出力し、前記γ変換された出力データは、φの
立ち上がりでラッチ回路３０６′にラッチされる（Ｖｉ
ｄｅｏ３）。
【００５０】遅延量算出回路３０８′は、前記Ｖｉｄｅ
ｏ３を受けて、図１３におけるｔ１′に相当する遅延時
間量を算出し、遅延発生回路３０９′に付勢する。遅延
発生回路３０９′は、図１３におけるラッチ信号で、前
記遅延量算出回路３０８′の出力信号をラッチし、然る
後、１ドット形成のためのクロックφ／２に同期したＴ
ＲＧ信号を受けて、図１３におけるｔ１′の時間遅延の
後Ｓ−ＴＲＧ信号を発生する。ここで、ＬＡＴＣＨ信号
、及び遅延発生回路３０９′の出力は、ＴＴＬレベルの
信号で良い。
ｏ３を受けて、図１３におけるｔ１′に相当する遅延時
間量を算出し、遅延発生回路３０９′に付勢する。遅延
発生回路３０９′は、図１３におけるラッチ信号で、前
記遅延量算出回路３０８′の出力信号をラッチし、然る
後、１ドット形成のためのクロックφ／２に同期したＴ
ＲＧ信号を受けて、図１３におけるｔ１′の時間遅延の
後Ｓ−ＴＲＧ信号を発生する。ここで、ＬＡＴＣＨ信号
、及び遅延発生回路３０９′の出力は、ＴＴＬレベルの
信号で良い。
【００５１】一方、遅延量算出回路３１２′は、前記Ｖ
ｉｄｅｏ３を受けて、図１３におけるｔ２′に相当する
遅延時間量を算出し、遅延発生回路３１３′、及び遅延
発生回路３１４′に付勢する。遅延発生回路３１３′は
、図１３におけるＬＡＴＣＨ−Ａ信号のタイミングで、
前記遅延量算出回路３１２′の出力信号（ｔ２′に相当
する値）をラッチし、遅延発生回路３１４′は、図１３
におけるＬＡＴＣＨ−Ｂのタイミングで、前記遅延量算
出回路３１２′の出力信号（不図示）をラッチする。こ
こで、ＬＡＴＣＨ−Ａ信号、ＬＡＴＣＨ−Ｂ信号、及び
遅延量算出回路３１２′の出力信号はＴＴＬレベルの信
号で良い。
ｉｄｅｏ３を受けて、図１３におけるｔ２′に相当する
遅延時間量を算出し、遅延発生回路３１３′、及び遅延
発生回路３１４′に付勢する。遅延発生回路３１３′は
、図１３におけるＬＡＴＣＨ−Ａ信号のタイミングで、
前記遅延量算出回路３１２′の出力信号（ｔ２′に相当
する値）をラッチし、遅延発生回路３１４′は、図１３
におけるＬＡＴＣＨ−Ｂのタイミングで、前記遅延量算
出回路３１２′の出力信号（不図示）をラッチする。こ
こで、ＬＡＴＣＨ−Ａ信号、ＬＡＴＣＨ−Ｂ信号、及び
遅延量算出回路３１２′の出力信号はＴＴＬレベルの信
号で良い。
【００５２】即ちＴＲＧ信号に同期したＴ−ＳＥＬ信号
に応じて、ＴＲＧ信号選択回路３１１′により遅延発生
回路３１３′、及び遅延発生回路３１４′には１ドット
おき交互にＳ−ＴＲＧ信号が付勢され、遅延発生回路３
１３′、及び遅延発生回路３１４′は各々Ｓ−ＴＲＧ信
号からの所定の遅延時間経過の後ＣＬＫ−Ａ、及びＣＬ
Ｋ−Ｂ信号を発生する。フリップフロップ３１５′は、
前記Ｓ−ＴＲＧ、ＣＬＫ−Ａ、ＣＬＫ−Ｂ信号を受けて
、図１３に示すように所定の濃度に応じた所定のパルス
幅ｔｗ１′の信号ＬＯＮ′を発生し、ＬＯＮ′はレベル
変換回路３１６′によりＥＣＬ−ＴＴＬレベル変換され
た後（ＬＯＮ信号）、不図示のレーザ・ドライバを駆動
し、レーザ・ドライバが駆動される時間により形成され
る画像の濃度が制御される。
に応じて、ＴＲＧ信号選択回路３１１′により遅延発生
回路３１３′、及び遅延発生回路３１４′には１ドット
おき交互にＳ−ＴＲＧ信号が付勢され、遅延発生回路３
１３′、及び遅延発生回路３１４′は各々Ｓ−ＴＲＧ信
号からの所定の遅延時間経過の後ＣＬＫ−Ａ、及びＣＬ
Ｋ−Ｂ信号を発生する。フリップフロップ３１５′は、
前記Ｓ−ＴＲＧ、ＣＬＫ−Ａ、ＣＬＫ−Ｂ信号を受けて
、図１３に示すように所定の濃度に応じた所定のパルス
幅ｔｗ１′の信号ＬＯＮ′を発生し、ＬＯＮ′はレベル
変換回路３１６′によりＥＣＬ−ＴＴＬレベル変換され
た後（ＬＯＮ信号）、不図示のレーザ・ドライバを駆動
し、レーザ・ドライバが駆動される時間により形成され
る画像の濃度が制御される。
【００５３】
【発明の効果】以上、説明した如く本発明によれば、デ
ジタル入力画像信号の１画素に対応して１ドットを形成
するモードと、デジタル入力画像信号の複数画素に対応
して１ドットを形成するモードを有し、中間調を表現す
るためにデジタル・プログラマブル遅延発生器を用いる
ことにより、 （１）両モードにおいて、アナログ回路特有のオフセッ
ト調整、ゲイン調整を行うことなくレーザのＯＮ・ＯＦ
Ｆ時間を制御し、中間調を表現することが可能である。 （２）単数のモードにおいて、回路の動作周波数をさほ
ど上げずに、且つ、再現できる線数（解像度）を下げず
に中間調を表現することが可能である。 （３）複数のモードにおいて、デジタル入力画像信号の
平均をとることにより、再現できる線数（解像度）は下
げるが、階調性を上げることが可能である。 （４）両モードにおいて、γ変換処理は可変構成となっ
ているので画像形成装置の濃度補正はホスト・コンピュ
ータで制御することが可能である。
ジタル入力画像信号の１画素に対応して１ドットを形成
するモードと、デジタル入力画像信号の複数画素に対応
して１ドットを形成するモードを有し、中間調を表現す
るためにデジタル・プログラマブル遅延発生器を用いる
ことにより、 （１）両モードにおいて、アナログ回路特有のオフセッ
ト調整、ゲイン調整を行うことなくレーザのＯＮ・ＯＦ
Ｆ時間を制御し、中間調を表現することが可能である。 （２）単数のモードにおいて、回路の動作周波数をさほ
ど上げずに、且つ、再現できる線数（解像度）を下げず
に中間調を表現することが可能である。 （３）複数のモードにおいて、デジタル入力画像信号の
平均をとることにより、再現できる線数（解像度）は下
げるが、階調性を上げることが可能である。 （４）両モードにおいて、γ変換処理は可変構成となっ
ているので画像形成装置の濃度補正はホスト・コンピュ
ータで制御することが可能である。
【００５４】更に発生効果として、
（５）１ドットを形成するのに、１ドットを先ず大きく
分割し、分割された１ブロックを更に細分割する構成を
とっているので、階調数を上げたい場合にも容易に対応
可能である。 （６）上記（５）で述べた構成から、所望の濃度領域を
更にきめ細かく再現することが可能である。等の効果も
ある。
分割し、分割された１ブロックを更に細分割する構成を
とっているので、階調数を上げたい場合にも容易に対応
可能である。 （６）上記（５）で述べた構成から、所望の濃度領域を
更にきめ細かく再現することが可能である。等の効果も
ある。
【図１】本実施例の画像処理装置の概略構成を示す図で
ある。
ある。
【図２】ホスト・コンピュータと画像形成装置との画像
伝送の動作タイミングの一例を示す図である。
伝送の動作タイミングの一例を示す図である。
【図３】画像形成タイミング制御ブロックの第１の実施
例の概略構成を示す図である。
例の概略構成を示す図である。
【図４】本実施例の平均回路の構成の一例を示す図であ
る。
る。
【図５】単数のデジタル入力画像信号を１ドットに対応
させるモードの場合における図３の画像形成タイミング
制御ブロックの動作の一例を示す図である。
させるモードの場合における図３の画像形成タイミング
制御ブロックの動作の一例を示す図である。
【図６】単数のデジタル入力画像信号を１ドットに対応
させるモードの場合における入力データの値に応じた画
像形成タイミング信号のタイミング例を示す図である。
させるモードの場合における入力データの値に応じた画
像形成タイミング信号のタイミング例を示す図である。
【図７】単数のデジタル入力画像信号を１ドットに対応
させるモードの場合におけるγ変換の一例を示す図であ
る。
させるモードの場合におけるγ変換の一例を示す図であ
る。
【図８】複数のデジタル入力画像信号を１ドットに対応
させるモードの場合における図３の画像形成タイミング
制御ブロックの動作の一例を示す図である。
させるモードの場合における図３の画像形成タイミング
制御ブロックの動作の一例を示す図である。
【図９】複数のデジタル入力画像信号を１ドットに対応
させるモードの場合における入力データの値に応じた画
像形成タイミング信号のタイミング例を示す図である。
させるモードの場合における入力データの値に応じた画
像形成タイミング信号のタイミング例を示す図である。
【図１０】複数のデジタル入力画像信号を１ドットに対
応させるモードの場合におけるγ変換の一例を示す図で
ある。
応させるモードの場合におけるγ変換の一例を示す図で
ある。
【図１１】画像形成タイミング制御ブロックの第２の実
施例の概略構成を示す図である。
施例の概略構成を示す図である。
【図１２】単数のデジタル入力画像信号を１ドットに対
応させるモードの場合における図１１の画像形成タイミ
ング制御ブロックの動作の一例を示す図である。
応させるモードの場合における図１１の画像形成タイミ
ング制御ブロックの動作の一例を示す図である。
【図１３】複数のデジタル入力画像信号を１ドットに対
応させるモードの場合における図１１の画像形成タイミ
ング制御ブロックの動作の一例を示す図である。
応させるモードの場合における図１１の画像形成タイミ
ング制御ブロックの動作の一例を示す図である。
Claims (9)
- 【請求項１】 デジタル入力信号に基づいて１ドット
の開始タイミング信号を発生する手段と、デジタル入力
信号に基づいて１ドットの終了タイミング信号を発生す
る手段と、前記開始及び終了タイミング信号から１ドッ
トの区間信号を発生する手段を有することを特徴とする
画像処理装置。 - 【請求項２】 前記開始及び終了タイミング発生手段
は、デジタル遅延回路をそれぞれ有することを特徴とす
る請求項１に記載の画像処理装置。 - 【請求項３】 デジタル入力画像データに応じて１ド
ットの期間を複数の期間に分割する分割タイミング信号
を発生するドット分割手段、前記ドット分割手段により
発生される分割タイミング信号に基づき、１ドットの開
始タイミング信号及び１ドットの終了タイミング信号を
発生させる手段を有することを特徴とする画像処理装置
。 - 【請求項４】 請求項３に記載の画像処理装置におい
て、前記開始タイミング信号及び終了タイミング信号は
、前記分割タイミング信号を遅延する遅延手段により発
生されることを特徴とする画像処理装置。 - 【請求項５】 請求項４に記載の画像処理装置におい
て、前記遅延手段の前記開始タイミング信号及び終了タ
イミング信号の前記分割タイミング信号からの遅延時間
を、前記デジタル入力画像データに基づき決定する遅延
量算出手段を有することを特徴とする画像処理装置。 - 【請求項６】 請求項５に記載の画像処理装置におい
て、前記遅延量算出手段により発生される遅延時間は、
選択可能であることを特徴とする画像処理装置。 - 【請求項７】 デジタル入力画像信号の１画素に対応
して１ドットを形成するモードと、デジタル入力画像信
号の複数画素に対応してドットを形成するモードを有し
、前記デジタル入力画像信号の複数画素を１ドットに対
応させるモードでは、前記デジタル入力画像信号の複数
画素の階調の平均をとることを特徴とする画像処理装置
。 - 【請求項８】 前記各モードに応じて、前記ドット分
割手段により発生される分割タイミング信号を切り換え
る手段を有することを特徴とする請求項３及び請求項７
に記載の画像処理装置。 - 【請求項９】 前記遅延量算出手段により算出される
遅延時間は、前記各モードに応じて異なることを特徴と
する請求項６及び請求項７に記載の画像処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11459491A JP3176083B2 (ja) | 1991-05-20 | 1991-05-20 | 画像処理装置及びその方法 |
| US07/883,173 US6034787A (en) | 1991-05-20 | 1992-05-15 | Image processing apparatus having a high gradation mode and a high resolution mode of operation |
| DE69224232T DE69224232T2 (de) | 1991-05-20 | 1992-05-19 | Bildverarbeitungsgerät |
| EP92108456A EP0514849B1 (en) | 1991-05-20 | 1992-05-19 | Image processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11459491A JP3176083B2 (ja) | 1991-05-20 | 1991-05-20 | 画像処理装置及びその方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04342364A true JPH04342364A (ja) | 1992-11-27 |
| JP3176083B2 JP3176083B2 (ja) | 2001-06-11 |
Family
ID=14641773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11459491A Expired - Fee Related JP3176083B2 (ja) | 1991-05-20 | 1991-05-20 | 画像処理装置及びその方法 |
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| Country | Link |
|---|---|
| US (1) | US6034787A (ja) |
| EP (1) | EP0514849B1 (ja) |
| JP (1) | JP3176083B2 (ja) |
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| US7218336B2 (en) * | 2003-09-26 | 2007-05-15 | Silicon Light Machines Corporation | Methods and apparatus for driving illuminators in printing applications |
| CN100482472C (zh) * | 2003-09-26 | 2009-04-29 | 硅光机器公司 | 用于驱动照明器模块的方法和设备和印刷系统 |
| KR100787231B1 (ko) * | 2005-04-23 | 2007-12-21 | 삼성전자주식회사 | 고전압 발생장치, 고전압 발생방법 및 asic 칩 |
| KR100635282B1 (ko) * | 2005-08-11 | 2006-10-19 | 삼성전자주식회사 | 디지털 제어방식의 고전압 발생장치 및 고전압 발생방법 |
| JP5743499B2 (ja) | 2010-11-10 | 2015-07-01 | キヤノン株式会社 | 画像生成装置、画像生成方法、およびプログラム |
| JP2013083826A (ja) * | 2011-10-11 | 2013-05-09 | Canon Inc | 液晶表示装置、液晶表示装置の制御方法 |
| US10764589B2 (en) * | 2018-10-18 | 2020-09-01 | Trisys Co., Ltd. | Method and module for processing image data |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS56153331A (en) * | 1980-04-30 | 1981-11-27 | Fuji Photo Film Co Ltd | Laser recorder |
| EP0122430B1 (en) * | 1983-03-08 | 1991-06-05 | Canon Kabushiki Kaisha | Image processing apparatus |
| JPH0683365B2 (ja) * | 1983-05-25 | 1994-10-19 | キヤノン株式会社 | 画像処理装置 |
| US4821334A (en) * | 1984-12-28 | 1989-04-11 | Canon Kabushiki Kaisha | Image processing apparatus |
| US5301039A (en) * | 1985-01-21 | 1994-04-05 | Canon Kabushiki Kaisha | Image processing apparatus with pixel tone discrimination |
| DE3688715T3 (de) * | 1985-03-30 | 1999-05-06 | Hitachi, Ltd., Tokio/Tokyo | Druckverfahren vom Abtastaufzeichnungstyp und dessen Verwirklichungsvorrichtung. |
| DE3687105T2 (de) * | 1985-08-29 | 1993-06-03 | Canon Kk | Bildverarbeitungsvorrichtung. |
| US5251267A (en) * | 1985-08-30 | 1993-10-05 | Canon Kabushiki Kaisha | Image recording apparatus for processing image data based on characteristics of image data |
| US5029227A (en) * | 1985-08-30 | 1991-07-02 | Canon Kabushiki Kaisha | Image processing apparatus |
| US4750010A (en) * | 1987-01-02 | 1988-06-07 | Eastman Kodak Company | Circuit for generating center pulse width modulated waveforms and non-impact printer using same |
| US4800422A (en) * | 1987-05-07 | 1989-01-24 | Ncr Corporation | Frostless interface supercooled VLSI system |
| JPH02100575A (ja) * | 1988-10-07 | 1990-04-12 | Toshiba Corp | 画像処理装置 |
| US4891714A (en) * | 1989-04-24 | 1990-01-02 | Eastman Kodak Company | Apparatus for non-linear error diffusion thresholding of multilevel video images |
| US5251023A (en) * | 1989-08-02 | 1993-10-05 | Canon Kabushiki Kaisha | Image processing method including means for judging a chromatic portion of an image |
| US4951159A (en) * | 1989-10-10 | 1990-08-21 | A.I.T. Corporation | Digital modulation technique |
| US5101438A (en) * | 1990-02-02 | 1992-03-31 | Ricoh Company, Ltd. | Method of discriminating different kinds of image areas, involving two-dimensional orthogonal transforms |
| US5081631A (en) * | 1991-04-03 | 1992-01-14 | Eastman Kodak Company | Direct modulation of laser diodes for radiographic printers |
-
1991
- 1991-05-20 JP JP11459491A patent/JP3176083B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-15 US US07/883,173 patent/US6034787A/en not_active Expired - Fee Related
- 1992-05-19 DE DE69224232T patent/DE69224232T2/de not_active Expired - Fee Related
- 1992-05-19 EP EP92108456A patent/EP0514849B1/en not_active Expired - Lifetime
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