JPH04343151A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
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- JPH04343151A JPH04343151A JP3114960A JP11496091A JPH04343151A JP H04343151 A JPH04343151 A JP H04343151A JP 3114960 A JP3114960 A JP 3114960A JP 11496091 A JP11496091 A JP 11496091A JP H04343151 A JPH04343151 A JP H04343151A
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- banks
- operand
- bank
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1615—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using a concurrent pipeline structrure
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
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- General Physics & Mathematics (AREA)
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- Software Systems (AREA)
- Complex Calculations (AREA)
- Memory System (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリアクセス装置、
特にアドレス空間を複数領域（バンク）に分割して、各
領域を並列的にアクセスするアクセス装置に関する。コ
ンピュータシステムの処理速度を向上するには、主記憶
とコンピュータとの間に、超高速動作するメモリいわゆ
るキャッシュメモリを介在させるのが効果的である。コ
ンピュータの平均アクセス時間を、キャッシュメモリの
アクセス時間に相当して高速化することができる。
特にアドレス空間を複数領域（バンク）に分割して、各
領域を並列的にアクセスするアクセス装置に関する。コ
ンピュータシステムの処理速度を向上するには、主記憶
とコンピュータとの間に、超高速動作するメモリいわゆ
るキャッシュメモリを介在させるのが効果的である。コ
ンピュータの平均アクセス時間を、キャッシュメモリの
アクセス時間に相当して高速化することができる。
【０００２】ところで、キャッシュメモリの容量は主記
憶に比べて小さいため、目的とするデータがキャッシュ
メモリ内に存在しない場合（ミスヒット）がしばしば起
こり得る。ミスヒットが発生すると、その都度、キャッ
シュメモリの内容が主記憶の内容で更新されることとな
り、コンピュータの動作速度が主記憶のアクセス速度に
依存して遅くなる不都合がある。
憶に比べて小さいため、目的とするデータがキャッシュ
メモリ内に存在しない場合（ミスヒット）がしばしば起
こり得る。ミスヒットが発生すると、その都度、キャッ
シュメモリの内容が主記憶の内容で更新されることとな
り、コンピュータの動作速度が主記憶のアクセス速度に
依存して遅くなる不都合がある。
【０００３】かかる不都合の対策として、（１）キャッ
シュメモリの容量を大きくする、（２）キャッシングの
アルゴリズムを改善してヒット率を高める、（３）主記
憶にキャッシュメモリのような高速／高性能素子（例え
ばＳＲＡＭ）を採用する、等が考えられる。
シュメモリの容量を大きくする、（２）キャッシングの
アルゴリズムを改善してヒット率を高める、（３）主記
憶にキャッシュメモリのような高速／高性能素子（例え
ばＳＲＡＭ）を採用する、等が考えられる。
【０００４】しかし、（１）はシステムコストの面から
限界があり（２）はミスヒットを少なくすることはでき
るものの絶無化は不可能（３）は主記憶の容量に比例し
てシステムコストが大幅に上昇する、等の問題があって
、何れも有効な対策とは言い難いものであった。ここで
、図２３はマイクロプロセッサのバスサイクルの一例を
示すタイミングチャートであり、ＣＬＫはクロック信号
、ＡＤＤＲＥＳＳはマイクロプロセッサからバス上に出
力されるリードまたはライト用のアドレスデータ、ＢＳ
＃はバスサイクルの開始を示す制御信号（この信号とＣ
ＬＫの論理が取られてアドレスデータがラッチされる）
、ＤＡＴＡはリード（またはライト）データ、ＤＣ＃は
リードされたデータが有効であること（またはライトデ
ータの書き込み完了）を示す信号である。なお、＃は負
論理を示す。
限界があり（２）はミスヒットを少なくすることはでき
るものの絶無化は不可能（３）は主記憶の容量に比例し
てシステムコストが大幅に上昇する、等の問題があって
、何れも有効な対策とは言い難いものであった。ここで
、図２３はマイクロプロセッサのバスサイクルの一例を
示すタイミングチャートであり、ＣＬＫはクロック信号
、ＡＤＤＲＥＳＳはマイクロプロセッサからバス上に出
力されるリードまたはライト用のアドレスデータ、ＢＳ
＃はバスサイクルの開始を示す制御信号（この信号とＣ
ＬＫの論理が取られてアドレスデータがラッチされる）
、ＤＡＴＡはリード（またはライト）データ、ＤＣ＃は
リードされたデータが有効であること（またはライトデ
ータの書き込み完了）を示す信号である。なお、＃は負
論理を示す。
【０００５】この例では、１サイクル（基本サイクル）
が２クロック（Ｔ１、Ｔ２）分の長さに設定されている
。 これは、リードサイクルのデータとライトサイクルのデ
ータが、バス上で衝突すること（バスコンフリクト）が
ないようにするためである。すなわち、リード（または
ライト）アドレスをバス上に送出し、ＢＳ＃の変化のタ
イミングでリード（またはライト）アドレスをラッチし
た後、リード（またはライト）データを読み出す（また
は書き込む）といった一連の動作を、２クロック長の基
本サイクルで実行できる。
が２クロック（Ｔ１、Ｔ２）分の長さに設定されている
。 これは、リードサイクルのデータとライトサイクルのデ
ータが、バス上で衝突すること（バスコンフリクト）が
ないようにするためである。すなわち、リード（または
ライト）アドレスをバス上に送出し、ＢＳ＃の変化のタ
イミングでリード（またはライト）アドレスをラッチし
た後、リード（またはライト）データを読み出す（また
は書き込む）といった一連の動作を、２クロック長の基
本サイクルで実行できる。
【０００６】このような高速の基本サイクルで読み書き
できるメモリとしては、例えばキャッシュメモリがある
が、一般的な主記憶はこれよりも遅い。例えば、１つの
リード（またはライト）サイクルが４クロックで完結す
る主記憶を考えると、その構成は図２４のようになる。 なお、説明の都合上、キャッシュメモリは省略してある
。
できるメモリとしては、例えばキャッシュメモリがある
が、一般的な主記憶はこれよりも遅い。例えば、１つの
リード（またはライト）サイクルが４クロックで完結す
る主記憶を考えると、その構成は図２４のようになる。 なお、説明の都合上、キャッシュメモリは省略してある
。
【０００７】かかる構成によるリードまたはライト動作
は、図２５のタイミングチャートに示すように、マイク
ロプロセッサ側の基本サイクルが２クロック（Ｔ１、Ｔ
２）で完了するにも拘わらず、主記憶側ではサイクル毎
に４クロックを要するので、２クロック分のウエイトサ
イクル（Ｔ２ａ、Ｔ２ｂ）が発生し、その間マイクロプ
ロセッサの動作が中断する結果、速度向上を図ることが
できなくなる。
は、図２５のタイミングチャートに示すように、マイク
ロプロセッサ側の基本サイクルが２クロック（Ｔ１、Ｔ
２）で完了するにも拘わらず、主記憶側ではサイクル毎
に４クロックを要するので、２クロック分のウエイトサ
イクル（Ｔ２ａ、Ｔ２ｂ）が発生し、その間マイクロプ
ロセッサの動作が中断する結果、速度向上を図ることが
できなくなる。
【０００８】
【従来の技術】こうした問題を解決できる従来例として
、図２６にその概念図を示すようなものが知られている
。この例では、主記憶のアドレス空間を複数に分割し、
その各々を「バンク（ＢＡＮＫ）」と称して使用する。
、図２６にその概念図を示すようなものが知られている
。この例では、主記憶のアドレス空間を複数に分割し、
その各々を「バンク（ＢＡＮＫ）」と称して使用する。
【０００９】ここで、１つのバンクは、Ｗ×Ｄのアドレ
ス空間を有しており、Ｗが所定のデータ幅（例えば６４
ビットまたは３２ビット）を有するブロック長に相当し
、Ｄがブロック数に相当すると共に、隣接バンクの同じ
高さに位置するブロック同士のアドレスが連続している
。すなわち、当該２つのバンクの主記憶に対して、最下
位アドレスから最上位アドレスまでを連続すると、バン
ク０の最下位ブロック→バンク１の最下位ブロック→バ
ンク０の次位ブロック→バンク１の次位ブロック→バン
ク０の次次位ブロック→バンク１の次次位ブロック→…
…バンク０の最上位ブロック→バンク１の最上位ブロッ
クの順に連続してアクセスされることになる。
ス空間を有しており、Ｗが所定のデータ幅（例えば６４
ビットまたは３２ビット）を有するブロック長に相当し
、Ｄがブロック数に相当すると共に、隣接バンクの同じ
高さに位置するブロック同士のアドレスが連続している
。すなわち、当該２つのバンクの主記憶に対して、最下
位アドレスから最上位アドレスまでを連続すると、バン
ク０の最下位ブロック→バンク１の最下位ブロック→バ
ンク０の次位ブロック→バンク１の次位ブロック→バン
ク０の次次位ブロック→バンク１の次次位ブロック→…
…バンク０の最上位ブロック→バンク１の最上位ブロッ
クの順に連続してアクセスされることになる。
【００１０】このようにバンク分けした主記憶を用いる
と、以下に述べるような「パイプライン」動作が可能に
なる。図２７において、バンク０内の任意アドレスを指
定するアドレスデータ（ＢＡＮＫ０アドレス）とバンク
１内の任意アドレスを指定するアドレスデータ（ＢＡＮ
Ｋ１アドレス）とを、基本サイクルＣ１、Ｃ２、Ｃ３、
……毎に交互に繰り返して出力することにより、総バン
ク数から１基本サイクルを引いたサイクル数（アドレス
先出し数）の経過後、すなわち基本サイクルＣ２以降は
、見掛け上、基本サイクル毎にリード（またはライト）
データを得ることができる。
と、以下に述べるような「パイプライン」動作が可能に
なる。図２７において、バンク０内の任意アドレスを指
定するアドレスデータ（ＢＡＮＫ０アドレス）とバンク
１内の任意アドレスを指定するアドレスデータ（ＢＡＮ
Ｋ１アドレス）とを、基本サイクルＣ１、Ｃ２、Ｃ３、
……毎に交互に繰り返して出力することにより、総バン
ク数から１基本サイクルを引いたサイクル数（アドレス
先出し数）の経過後、すなわち基本サイクルＣ２以降は
、見掛け上、基本サイクル毎にリード（またはライト）
データを得ることができる。
【００１１】したがって、基本サイクルＣｉ（ｉは１、
２、……）のアドレスに対応したリードデータを、次の
基本サイクルＣｉ＋１で得ることができ、アドレスデー
タの出力動作とリードデータ（またはライトデータ）の
読み出し（または書き込み）動作とを並行的に実行する
ことができる。その結果、バンク数と同じ段数のパイプ
ライン動作を行うことができ、キャッシュメモリに比べ
て速度的に劣る主記憶を、キャッシュメモリ相当に高速
化して使用することができる。
２、……）のアドレスに対応したリードデータを、次の
基本サイクルＣｉ＋１で得ることができ、アドレスデー
タの出力動作とリードデータ（またはライトデータ）の
読み出し（または書き込み）動作とを並行的に実行する
ことができる。その結果、バンク数と同じ段数のパイプ
ライン動作を行うことができ、キャッシュメモリに比べ
て速度的に劣る主記憶を、キャッシュメモリ相当に高速
化して使用することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、かかる
従来のメモリアクセス装置にあっては、バンク数からア
ドレスの先出し数を決定し、その数と同じ段数のアドレ
スパイプラインを実行する（例えばバンク数４の場合は
４段のパイプラインとする）構成となっていたため、■
ストライド値を用いてアドレス生成を行う場合や、■間
接アドレスによってアドレス生成を行う場合に、同一バ
ンクに対する連続アクセスが発生することがあり、アド
レスパイプラインを実行できないといった問題点があっ
た。
従来のメモリアクセス装置にあっては、バンク数からア
ドレスの先出し数を決定し、その数と同じ段数のアドレ
スパイプラインを実行する（例えばバンク数４の場合は
４段のパイプラインとする）構成となっていたため、■
ストライド値を用いてアドレス生成を行う場合や、■間
接アドレスによってアドレス生成を行う場合に、同一バ
ンクに対する連続アクセスが発生することがあり、アド
レスパイプラインを実行できないといった問題点があっ
た。
【００１３】一般に、科学技術計算プログラムなどでは
、多数のデータ要素に対して同一の演算内容を繰り返す
演算処理を行うことが多く、次に示すベクトル処理ルー
チンはその代表的な例である。なお、例はフォートラン
表記である。 ステップ００１ ＤＯ ＬＡＢＥＬ Ｉ＝１，１
００ステップ００２ Ｃ（Ｉ）＝Ａ（Ｉ）＋
Ｂ（Ｉ）ステップ００３ Ｆ（Ｉ）＝Ｄ（Ｉ
）＊Ｅ（Ｉ）ステップ００４ ＬＡＢＥＬ ＣＯＮ
ＴＩＮＵＥステップ００１からステップ００４までのＤ
Ｏループを、Ｉの範囲（１〜１００）だけ繰り返すと共
に、それぞれの処理回ごとにＩの値を更新しながら、Ｃ
（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ） Ｆ（Ｉ）＝Ｄ（Ｉ）＊Ｅ（Ｉ） の演算を実行する。例えば１回目の演算は、Ｃ（１）＝
Ａ（１）＋Ｂ（１） Ｆ（１）＝Ｄ（１）＊Ｅ（１） となり、また、１００回目の演算は、 Ｃ（１００）＝Ａ（１００）＋Ｂ（１００）Ｆ（１００
）＝Ｄ（１００）＊Ｅ（１００）となる。
、多数のデータ要素に対して同一の演算内容を繰り返す
演算処理を行うことが多く、次に示すベクトル処理ルー
チンはその代表的な例である。なお、例はフォートラン
表記である。 ステップ００１ ＤＯ ＬＡＢＥＬ Ｉ＝１，１
００ステップ００２ Ｃ（Ｉ）＝Ａ（Ｉ）＋
Ｂ（Ｉ）ステップ００３ Ｆ（Ｉ）＝Ｄ（Ｉ
）＊Ｅ（Ｉ）ステップ００４ ＬＡＢＥＬ ＣＯＮ
ＴＩＮＵＥステップ００１からステップ００４までのＤ
Ｏループを、Ｉの範囲（１〜１００）だけ繰り返すと共
に、それぞれの処理回ごとにＩの値を更新しながら、Ｃ
（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ） Ｆ（Ｉ）＝Ｄ（Ｉ）＊Ｅ（Ｉ） の演算を実行する。例えば１回目の演算は、Ｃ（１）＝
Ａ（１）＋Ｂ（１） Ｆ（１）＝Ｄ（１）＊Ｅ（１） となり、また、１００回目の演算は、 Ｃ（１００）＝Ａ（１００）＋Ｂ（１００）Ｆ（１００
）＝Ｄ（１００）＊Ｅ（１００）となる。
【００１４】ここで、上記例示のＤＯループを完結する
には、Ａ（１）からＡ（１００）、Ｂ（１）からＢ（１
００）、Ｄ（１）からＤ（１００）及びＥ（１）からＥ
（１００）といったきわめて多くのオペランドを必要と
する。このためオペランドをアクセスするための効率的
なアドレス生成が求められる。前記■または■のアドレ
ス生成方式はかかる多数のオペランドアクセスに好適な
技術である。 ■ストライド値によるアドレス生成方式１つ前に出力さ
れたアドレスからの距離を、オペランド長Ｌ（Ｌは所定
アドレス幅で例えば３２ビットまたは６４ビットであり
オペランド単位と言うこともある）の整数倍の値α（α
をストライド値と呼ぶ）で表す生成方式である。例えば
α＝１とした場合には、図２８に示す「連続オペランド
配列」に対応する。すなわち、ベースアドレスを基準と
して連続する複数のオペランド０〜４は、「１」をスト
ライド値として順次に発生するアドレスによって、まず
、オペランド０、次いでオペランド１、……というよう
に連続的にアクセスされる。
には、Ａ（１）からＡ（１００）、Ｂ（１）からＢ（１
００）、Ｄ（１）からＤ（１００）及びＥ（１）からＥ
（１００）といったきわめて多くのオペランドを必要と
する。このためオペランドをアクセスするための効率的
なアドレス生成が求められる。前記■または■のアドレ
ス生成方式はかかる多数のオペランドアクセスに好適な
技術である。 ■ストライド値によるアドレス生成方式１つ前に出力さ
れたアドレスからの距離を、オペランド長Ｌ（Ｌは所定
アドレス幅で例えば３２ビットまたは６４ビットであり
オペランド単位と言うこともある）の整数倍の値α（α
をストライド値と呼ぶ）で表す生成方式である。例えば
α＝１とした場合には、図２８に示す「連続オペランド
配列」に対応する。すなわち、ベースアドレスを基準と
して連続する複数のオペランド０〜４は、「１」をスト
ライド値として順次に発生するアドレスによって、まず
、オペランド０、次いでオペランド１、……というよう
に連続的にアクセスされる。
【００１５】あるいは、α＝ｎ（但しｎ≠±１）とした
場合には、図２９に示す「等間隔オペランド配列」に対
応する。すなわち、ベースアドレスを基準として等間隔
に連続する複数のオペランド０〜２は、「ｎ」をストラ
イド値として順次に発生するアドレスによって、まず、
オペランド０、次いでオペランド１、……というように
連続的にアクセスされる。 ■間接アドレスによるアドレス生成方式ベースアドレス
からの距離（この方式ではオフセット値と言う）をオペ
ランド長Ｌの整数倍で表す生成方式である。前者の方式
では全てのオペランドに対して共通のストライド値を持
つが、この方式ではオペランド毎に固有のオフセット値
を持つ。図３０において、ＶＲはオフセットレジスタで
ある。このＶＲには、アクセスすべきオペランド毎のオ
フセット値０〜３が格納されており、オフセット０の内
容に基づいてオペランド０をアクセスし、次いでオフセ
ット１の内容に基づいてオペランド１をアクセスし、…
…という動作を繰返すことにより「間接アドレス配列」
のメモリアクセスを行う。オフセット値はアドレス生成
中、動的に変化する。
場合には、図２９に示す「等間隔オペランド配列」に対
応する。すなわち、ベースアドレスを基準として等間隔
に連続する複数のオペランド０〜２は、「ｎ」をストラ
イド値として順次に発生するアドレスによって、まず、
オペランド０、次いでオペランド１、……というように
連続的にアクセスされる。 ■間接アドレスによるアドレス生成方式ベースアドレス
からの距離（この方式ではオフセット値と言う）をオペ
ランド長Ｌの整数倍で表す生成方式である。前者の方式
では全てのオペランドに対して共通のストライド値を持
つが、この方式ではオペランド毎に固有のオフセット値
を持つ。図３０において、ＶＲはオフセットレジスタで
ある。このＶＲには、アクセスすべきオペランド毎のオ
フセット値０〜３が格納されており、オフセット０の内
容に基づいてオペランド０をアクセスし、次いでオフセ
ット１の内容に基づいてオペランド１をアクセスし、…
…という動作を繰返すことにより「間接アドレス配列」
のメモリアクセスを行う。オフセット値はアドレス生成
中、動的に変化する。
【００１６】ところが、これらの各方式によりアドレス
を生成して、バンク数分のアドレス先出し処理を行う際
、次の条件を満足するとパイプライン上の不都合（同一
バンクに対する連続アクセス）を生ずることがある。 例えば、バンク幅とオペランド単位が等しく、しかもバ
ンク数とストライド値が一致する場合である。図３１は
オペランド単位とバンク幅が共に６４ビットで、且つ、
バンク数とストライド値が共に「４」の場合のアクセス
状態図である。また、図３２（ａ）はオペランド単位と
バンク幅が共に６４ビットで、且つ、バンク数とストラ
イド値が共に「２」の場合のアクセス状態図である。ハ
ッチングで示す部分がアクセスすべきオペランド（ｏｐ
１、ｏｐ２、ｏｐ３）であり、これらのオペランドは同
一バンク（ＢＡＮＫ０）に属している。
を生成して、バンク数分のアドレス先出し処理を行う際
、次の条件を満足するとパイプライン上の不都合（同一
バンクに対する連続アクセス）を生ずることがある。 例えば、バンク幅とオペランド単位が等しく、しかもバ
ンク数とストライド値が一致する場合である。図３１は
オペランド単位とバンク幅が共に６４ビットで、且つ、
バンク数とストライド値が共に「４」の場合のアクセス
状態図である。また、図３２（ａ）はオペランド単位と
バンク幅が共に６４ビットで、且つ、バンク数とストラ
イド値が共に「２」の場合のアクセス状態図である。ハ
ッチングで示す部分がアクセスすべきオペランド（ｏｐ
１、ｏｐ２、ｏｐ３）であり、これらのオペランドは同
一バンク（ＢＡＮＫ０）に属している。
【００１７】したがって、アドレス先出しにより、ｏｐ
１、ｏｐ２、ｏｐ３の間でアドレス競合が発生するから
、図３１及び図３２（ａ）何れの場合も正常なパイプラ
イン動作を期待できないという欠点がある。なお、図３
２（ｂ）は、同図（ａ）に対してオペランド単位だけが
異なる（６４ビット→３２ビット）場合の状態図である
。この場合、バンクを切換えながらｏｐ０、ｏｐ２、ｏ
ｐ３をアクセスできるので、上記不都合を生じることは
ない。
１、ｏｐ２、ｏｐ３の間でアドレス競合が発生するから
、図３１及び図３２（ａ）何れの場合も正常なパイプラ
イン動作を期待できないという欠点がある。なお、図３
２（ｂ）は、同図（ａ）に対してオペランド単位だけが
異なる（６４ビット→３２ビット）場合の状態図である
。この場合、バンクを切換えながらｏｐ０、ｏｐ２、ｏ
ｐ３をアクセスできるので、上記不都合を生じることは
ない。
【００１８】そこで、本発明は、物理的なバンク数に拘
らず柔軟にパイプライン段数を設定でき、アドレス競合
を回避してパイプライン動作上の不都合発生を回避する
ことを目的としている。
らず柔軟にパイプライン段数を設定でき、アドレス競合
を回避してパイプライン動作上の不都合発生を回避する
ことを目的としている。
【００１９】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、主記憶のア
ドレス空間を所定のデータ幅で等間隔に区切り、該区切
られたブロック毎にアドレス連結してｎ個のバンクを構
成すると共に、前記所定のデータ幅若しくは該データ幅
の半分の長さのオペランドを前記バンクに格納し、該オ
ペランド長の整数倍に相当する距離で、パイプライン的
なデータアクセスを実行するメモリアクセス装置におい
て、前記オペランド長、前記所定のデータ幅、前記倍数
の値及び前記バンク数に基づいて、前記パイプライン段
数を設定するパイプライン段数設定手段を備えたことを
特徴とする。
成するためその原理図を図１に示すように、主記憶のア
ドレス空間を所定のデータ幅で等間隔に区切り、該区切
られたブロック毎にアドレス連結してｎ個のバンクを構
成すると共に、前記所定のデータ幅若しくは該データ幅
の半分の長さのオペランドを前記バンクに格納し、該オ
ペランド長の整数倍に相当する距離で、パイプライン的
なデータアクセスを実行するメモリアクセス装置におい
て、前記オペランド長、前記所定のデータ幅、前記倍数
の値及び前記バンク数に基づいて、前記パイプライン段
数を設定するパイプライン段数設定手段を備えたことを
特徴とする。
【００２０】
【作用】本発明では、同一バンクを連続してアクセスす
るようなアドレスの生成時に、パイプライン段数が物理
的なバンク数に拘らず柔軟に設定され、アドレス競合を
回避してパイプライン動作上の不都合が排除される。
るようなアドレスの生成時に、パイプライン段数が物理
的なバンク数に拘らず柔軟に設定され、アドレス競合を
回避してパイプライン動作上の不都合が排除される。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 原理説明 まず、本実施例の原理を説明すると、図２〜図４は「物
理的」なパイプライン段数をそれぞれ１段、２段、４段
とする各種パイプラインの構成例であり、各図のバンク
数は、所定の条件満足時を除き物理的パイプライン数に
対応している。すなわち図２の構成では１つのバンク（
ＢＡＮＫ０）からなる主記憶を有し、図３の構成では２
つのバンク（ＢＡＮＫ０、ＢＡＮＫ１）からなる主記憶
を有し、また、図４の構成では４つのバンク（ＢＡＮＫ
０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３）からなる主
記憶を有している。
する。 原理説明 まず、本実施例の原理を説明すると、図２〜図４は「物
理的」なパイプライン段数をそれぞれ１段、２段、４段
とする各種パイプラインの構成例であり、各図のバンク
数は、所定の条件満足時を除き物理的パイプライン数に
対応している。すなわち図２の構成では１つのバンク（
ＢＡＮＫ０）からなる主記憶を有し、図３の構成では２
つのバンク（ＢＡＮＫ０、ＢＡＮＫ１）からなる主記憶
を有し、また、図４の構成では４つのバンク（ＢＡＮＫ
０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３）からなる主
記憶を有している。
【００２２】これらの主記憶は、メモリ制御回路やアド
レスバス及びデータバスを介してマイクロコントローラ
等のメモリアクセス装置に接続しており、メモリアクセ
ス装置には、例えばバンク数通知用の外部端子Ｔ０、Ｔ
１（バンク数設定用のレジスタでもよい）が設けられ、
主記憶のバンク数が外部から通知できるようになってい
る。図５はバンク数と外部端子Ｔ０、Ｔ１の設定との関
係を示す図であり、Ｔ０、Ｔ１をそれぞれ高電位側電源
ＶＨ（ＶＨは論理１に相当する電位）または低電位側電
源ＶＬ（ＶＬは論理０に相当する電位）に選択的に接続
し、２ビット分の情報で４通りのバンク数（２０＝バン
ク数１、２１＝バンク数２、２２＝バンク数４、２３＝
リザーブとして確保）を表現する。
レスバス及びデータバスを介してマイクロコントローラ
等のメモリアクセス装置に接続しており、メモリアクセ
ス装置には、例えばバンク数通知用の外部端子Ｔ０、Ｔ
１（バンク数設定用のレジスタでもよい）が設けられ、
主記憶のバンク数が外部から通知できるようになってい
る。図５はバンク数と外部端子Ｔ０、Ｔ１の設定との関
係を示す図であり、Ｔ０、Ｔ１をそれぞれ高電位側電源
ＶＨ（ＶＨは論理１に相当する電位）または低電位側電
源ＶＬ（ＶＬは論理０に相当する電位）に選択的に接続
し、２ビット分の情報で４通りのバンク数（２０＝バン
ク数１、２１＝バンク数２、２２＝バンク数４、２３＝
リザーブとして確保）を表現する。
【００２３】このような主記憶に対し、ベースアドレス
とストライド値によるアドレス生成方式を適用する場合
、前述の不具合が生ずることがある。そこで、本実施例
では、「主記憶のバンク数」「ストライド値」及び「オ
ペランド長」に基づいて、メモリアクセス装置側から見
た場合の見掛け上のバンク数（以下、論理バンク数と言
う）を導き、この論理バンク数に対応したパイプライン
段数を、アドレス生成方式ごとに設定する。 ■ストライド値によるアドレス生成方式図６、図７はそ
れぞれオペランド長が６４ビットの場合と３２ビットの
場合の設定パイプライン数を示す図である。図中のバン
ク数（１、２及び４）は主記憶上の「物理的」なバンク
数であり、設定されたパイプライン段数は論理バンク数
に対応する。
とストライド値によるアドレス生成方式を適用する場合
、前述の不具合が生ずることがある。そこで、本実施例
では、「主記憶のバンク数」「ストライド値」及び「オ
ペランド長」に基づいて、メモリアクセス装置側から見
た場合の見掛け上のバンク数（以下、論理バンク数と言
う）を導き、この論理バンク数に対応したパイプライン
段数を、アドレス生成方式ごとに設定する。 ■ストライド値によるアドレス生成方式図６、図７はそ
れぞれオペランド長が６４ビットの場合と３２ビットの
場合の設定パイプライン数を示す図である。図中のバン
ク数（１、２及び４）は主記憶上の「物理的」なバンク
数であり、設定されたパイプライン段数は論理バンク数
に対応する。
【００２４】まず、図６を参照しながら、６４ビットオ
ペランドの場合の設定パイプライン段数を説明する。 （１ａ） 物理的なバンク数が「１」の場合には、仮
想バンク数も「１」である。したがって、この場合パイ
プラインの段数を全て「１」に設定する。 （１ｂ） 物理的なバンク数が「２」の場合には、ス
トライド値の下位１ビットに応じてパイプラインの段数
を「１」または「２」に設定する。具体的には、当該ビ
ットが”０”であれば「１」段に、または、当該ビット
が”１”であれば「２」段に設定する。すなわち、スト
ライド値が偶数であれば「１」段に、奇数であれば「２
」段に設定する。 （１ｃ） 物理的なバンク数が「４」の場合には、ス
トライド値の下位２ビットに応じてパイプラインの段数
を「１」「２」または「４」段に設定する。具体的には
、当該ビットが”００”であれば「１」段に、”１０”
であれば「２」段に、それ以外、すなわち”０１”また
は”１１”であれば「４」段に設定する。
ペランドの場合の設定パイプライン段数を説明する。 （１ａ） 物理的なバンク数が「１」の場合には、仮
想バンク数も「１」である。したがって、この場合パイ
プラインの段数を全て「１」に設定する。 （１ｂ） 物理的なバンク数が「２」の場合には、ス
トライド値の下位１ビットに応じてパイプラインの段数
を「１」または「２」に設定する。具体的には、当該ビ
ットが”０”であれば「１」段に、または、当該ビット
が”１”であれば「２」段に設定する。すなわち、スト
ライド値が偶数であれば「１」段に、奇数であれば「２
」段に設定する。 （１ｃ） 物理的なバンク数が「４」の場合には、ス
トライド値の下位２ビットに応じてパイプラインの段数
を「１」「２」または「４」段に設定する。具体的には
、当該ビットが”００”であれば「１」段に、”１０”
であれば「２」段に、それ以外、すなわち”０１”また
は”１１”であれば「４」段に設定する。
【００２５】次に、図７を参照しながら、３２ビットオ
ペランドの場合の設定パイプライン段数を説明する。 （２ａ） 物理的なバンク数が「１」の場合には、仮
想バンク数も「１」である。したがって、この場合パイ
プラインの段数を全て「１」に設定する。 （２ｂ） 物理的なバンク数が「２」の場合には、ス
トライド値の下位２ビットに応じてパイプラインの段数
を「１」または「２」に設定することを基本とする。但
し、連続オペランド配列（ストライド値＝±１）の場合
は、３２ビットオペランド×２で６４ビットアクセスが
可能なので例外として扱う。
ペランドの場合の設定パイプライン段数を説明する。 （２ａ） 物理的なバンク数が「１」の場合には、仮
想バンク数も「１」である。したがって、この場合パイ
プラインの段数を全て「１」に設定する。 （２ｂ） 物理的なバンク数が「２」の場合には、ス
トライド値の下位２ビットに応じてパイプラインの段数
を「１」または「２」に設定することを基本とする。但
し、連続オペランド配列（ストライド値＝±１）の場合
は、３２ビットオペランド×２で６４ビットアクセスが
可能なので例外として扱う。
【００２６】具体的には、ストライド値が±１以外で、
且つストライド値の下位２ビットが”００”または下位
１ビットが”１”であれば「１」段に、または、ストラ
イド値が＋１あるいは−１で、且つストライド値の下位
２ビットが”１０”であれば「２」段に設定する。 （２ｃ） 物理的なバンク数が「４」の場合には、ス
トライド値の下位３ビットに応じてパイプラインの段数
を「１」「２」または「４」に設定することを基本とす
る。但し、連続オペランド配列（ストライド値＝±１）
の場合は、３２ビットオペランド×２で６４ビットアク
セスが可能なので例外として扱う。
且つストライド値の下位２ビットが”００”または下位
１ビットが”１”であれば「１」段に、または、ストラ
イド値が＋１あるいは−１で、且つストライド値の下位
２ビットが”１０”であれば「２」段に設定する。 （２ｃ） 物理的なバンク数が「４」の場合には、ス
トライド値の下位３ビットに応じてパイプラインの段数
を「１」「２」または「４」に設定することを基本とす
る。但し、連続オペランド配列（ストライド値＝±１）
の場合は、３２ビットオペランド×２で６４ビットアク
セスが可能なので例外として扱う。
【００２７】具体的には、ストライド値が±１以外で、
且つストライド値の下位３ビットが”０００”または下
位１ビットが”１”であれば「１」段に、または、スト
ライド値が±１以外で、且つストライド値の下位３ビッ
トが”１００”であれば「２」段に、または、ストライ
ド値が＋１あるいは−１で、且つストライド値の下位２
ビットが”１０”であれば「４」段に設定する。
且つストライド値の下位３ビットが”０００”または下
位１ビットが”１”であれば「１」段に、または、スト
ライド値が±１以外で、且つストライド値の下位３ビッ
トが”１００”であれば「２」段に、または、ストライ
ド値が＋１あるいは−１で、且つストライド値の下位２
ビットが”１０”であれば「４」段に設定する。
【００２８】図８〜図１３は上記の条件によって設定さ
れたアドレスパイプラインの摸式図であり、図８〜図１
０は６４ビットオペランド時（図６参照）に対応し、図
１１〜図１３は３２ビットオペランド時（図７参照）に
対応する。なお、これらの図では、左下がりのハッチン
グで出力アドレスを、また、左下がりと右下がりのハッ
チングでアクセス対象のオペランドを表現している。
れたアドレスパイプラインの摸式図であり、図８〜図１
０は６４ビットオペランド時（図６参照）に対応し、図
１１〜図１３は３２ビットオペランド時（図７参照）に
対応する。なお、これらの図では、左下がりのハッチン
グで出力アドレスを、また、左下がりと右下がりのハッ
チングでアクセス対象のオペランドを表現している。
【００２９】図８において、物理的なバンク数が１のと
き、設定パイプライン段数（Ｐｉｐｌｉｎｅ）が「１」
固定となる。図９において、物理的なバンク数が２のと
き、ストライド値によって「１」または「２」段が選択
される。図１０において、物理的なバンク数が４のとき
、ストライド値によって「１」「２」または「４」段が
選択される。以上は、６４ビットオペランドの場合であ
る。
き、設定パイプライン段数（Ｐｉｐｌｉｎｅ）が「１」
固定となる。図９において、物理的なバンク数が２のと
き、ストライド値によって「１」または「２」段が選択
される。図１０において、物理的なバンク数が４のとき
、ストライド値によって「１」「２」または「４」段が
選択される。以上は、６４ビットオペランドの場合であ
る。
【００３０】図１１において、物理的なバンク数が１の
とき、ストライド値１で且つ６４ビットアクセスの場合
と、ストライド値２で且つ３２ビットアクセスの場合の
双方で、パイプライン段数が「１」固定となる。図１２
において、物理的なバンク数が２のとき、ストライド値
１で且つ６４ビットアクセスの場合と、ストライド値２
で且つ３２ビットアクセスの場合の双方で、パイプライ
ン段数が「２」固定となり、または、ストライド値３で
且つ３２ビットアクセスの場合に「１」固定となる。図
１３において、物理的なバンク数が４のとき、ストライ
ド値１で且つ６４ビットアクセスの場合と、ストライド
値２で且つ３２ビットアクセスの場合の双方で、パイプ
ライン段数が「４」固定となり、または、ストライド値
３あるいは４で且つ３２ビットアクセスの場合に「１」
（ストライド値３のとき）または「２」（ストライド値
４のとき）固定となる。以上は、３２ビットオペランド
の場合である。 ■間接アドレスによるアドレス生成方式図１４、図１５
はベースアドレス及び間接値によるアドレス生成の一例
を示す摸式図である。図からも明らかなように、この生
成方式ではオペランド配列（ｏｐ１、ｏｐ２、……）に
規則性が見られない。したがって、かかる生成方式にお
いては、バンク制御回路でのアドレスのラッチを可能と
するために、アドレスの先出し数、すなわちパイプライ
ン段数を「１」に固定する。
とき、ストライド値１で且つ６４ビットアクセスの場合
と、ストライド値２で且つ３２ビットアクセスの場合の
双方で、パイプライン段数が「１」固定となる。図１２
において、物理的なバンク数が２のとき、ストライド値
１で且つ６４ビットアクセスの場合と、ストライド値２
で且つ３２ビットアクセスの場合の双方で、パイプライ
ン段数が「２」固定となり、または、ストライド値３で
且つ３２ビットアクセスの場合に「１」固定となる。図
１３において、物理的なバンク数が４のとき、ストライ
ド値１で且つ６４ビットアクセスの場合と、ストライド
値２で且つ３２ビットアクセスの場合の双方で、パイプ
ライン段数が「４」固定となり、または、ストライド値
３あるいは４で且つ３２ビットアクセスの場合に「１」
（ストライド値３のとき）または「２」（ストライド値
４のとき）固定となる。以上は、３２ビットオペランド
の場合である。 ■間接アドレスによるアドレス生成方式図１４、図１５
はベースアドレス及び間接値によるアドレス生成の一例
を示す摸式図である。図からも明らかなように、この生
成方式ではオペランド配列（ｏｐ１、ｏｐ２、……）に
規則性が見られない。したがって、かかる生成方式にお
いては、バンク制御回路でのアドレスのラッチを可能と
するために、アドレスの先出し数、すなわちパイプライ
ン段数を「１」に固定する。
【００３１】以上のことから本実施例によれば、物理的
なバンク数に拘らず、適切なアドレスパイプライン段数
を柔軟に設定することができる。したがって、■ストラ
イド値を用いてアドレス生成を行う場合や、■間接アド
レスによってアドレス生成を行う場合のパイプライン段
数を最適化でき、その結果、キャッシュメモリに比べて
速度的に劣る主記憶を、あらゆる条件下でキャッシュメ
モリ相当に高速化して使用することができるという効果
を得ることができる。 実施例 図１６〜図２２は本発明に係るメモリアクセス装置の一
実施例を示す図である。
なバンク数に拘らず、適切なアドレスパイプライン段数
を柔軟に設定することができる。したがって、■ストラ
イド値を用いてアドレス生成を行う場合や、■間接アド
レスによってアドレス生成を行う場合のパイプライン段
数を最適化でき、その結果、キャッシュメモリに比べて
速度的に劣る主記憶を、あらゆる条件下でキャッシュメ
モリ相当に高速化して使用することができるという効果
を得ることができる。 実施例 図１６〜図２２は本発明に係るメモリアクセス装置の一
実施例を示す図である。
【００３２】まず、構成を説明する。図１６はアドレス
パイプライン決定回路の構成図であり、この回路は、ア
ドレスレジスタ１０、比較器１１、命令デコーダ１２、
外部端子１３及びアドレスパイプライン段数設定部（ア
ドレスパイプライン段数設定手段）１４を含む。アドレ
スレジスタ１０は、ストライド値の下位ｎビットを通知
し、比較器１１は、アドレス生成用レジスタ１０からの
ストライド値と連続オペランド配列を示す基準ストライ
ド値（±１）との一致／不一致を判定し、命令デコーダ
１２は、メモリアクセスの命令をデコードして、オペラ
ンド長の区別（例えば６４ビットか３２ビットかの区別
）を通知すると共に、アドレス生成方式の区別（ストラ
イド値による生成方式か間接値による生成方式かの区別
）を通知し、外部端子１３は、物理的なバンク数（ＢＡ
ＮＫ０、ＢＡＮＫ１、……、ＢＡＮＫｍ−１）を通知し
、アドレスパイプライン段数設定部１４は、これらの各
通知情報、すなわち、アドレス生成方式を示す情報（Ｄ
１）、オペランド長を示す情報（Ｄ２）、連続オペラン
ド配列であるか否かを示す情報（Ｄ３）、物理的なバン
ク数を示す情報（Ｄ４）、ストライド値の下位ｎビット
の情報（Ｄ５）、に基づいて「１」〜「ｋ」のパイプラ
イン段数を選択的に設定する。
パイプライン決定回路の構成図であり、この回路は、ア
ドレスレジスタ１０、比較器１１、命令デコーダ１２、
外部端子１３及びアドレスパイプライン段数設定部（ア
ドレスパイプライン段数設定手段）１４を含む。アドレ
スレジスタ１０は、ストライド値の下位ｎビットを通知
し、比較器１１は、アドレス生成用レジスタ１０からの
ストライド値と連続オペランド配列を示す基準ストライ
ド値（±１）との一致／不一致を判定し、命令デコーダ
１２は、メモリアクセスの命令をデコードして、オペラ
ンド長の区別（例えば６４ビットか３２ビットかの区別
）を通知すると共に、アドレス生成方式の区別（ストラ
イド値による生成方式か間接値による生成方式かの区別
）を通知し、外部端子１３は、物理的なバンク数（ＢＡ
ＮＫ０、ＢＡＮＫ１、……、ＢＡＮＫｍ−１）を通知し
、アドレスパイプライン段数設定部１４は、これらの各
通知情報、すなわち、アドレス生成方式を示す情報（Ｄ
１）、オペランド長を示す情報（Ｄ２）、連続オペラン
ド配列であるか否かを示す情報（Ｄ３）、物理的なバン
ク数を示す情報（Ｄ４）、ストライド値の下位ｎビット
の情報（Ｄ５）、に基づいて「１」〜「ｋ」のパイプラ
イン段数を選択的に設定する。
【００３３】図１７は、本実施例におけるタイミングシ
ーケンサの概念図である。この図では、例えば１、２及
び４の各バンク数に対応した３つのパイプライン部２１
、２２、２３を備え、それぞれのパイプライン部２１、
２２、２３は、アドレス先出し部分（左下がりハッチン
グ）、アドレスとデータの処理部分（クロスハッチング
）、及び、パイプライン段数分のデータ処理部分（右下
がりハッチング）を備える。アドレス先出し部分とデー
タ処理部分は１個を含む複数のユニットからなり、ユニ
ットの数は、上記のアドレスパイプライン段数設定部１
４によって設定されたパイプライン段数「１」「２」「
４」に対応する。
ーケンサの概念図である。この図では、例えば１、２及
び４の各バンク数に対応した３つのパイプライン部２１
、２２、２３を備え、それぞれのパイプライン部２１、
２２、２３は、アドレス先出し部分（左下がりハッチン
グ）、アドレスとデータの処理部分（クロスハッチング
）、及び、パイプライン段数分のデータ処理部分（右下
がりハッチング）を備える。アドレス先出し部分とデー
タ処理部分は１個を含む複数のユニットからなり、ユニ
ットの数は、上記のアドレスパイプライン段数設定部１
４によって設定されたパイプライン段数「１」「２」「
４」に対応する。
【００３４】例えば、設定パイプライン段数が「４」の
場合には、４つのアドレスを先出しするので、４つのア
ドレス先出し部分と、アドレスの先出しを終えた後でメ
モリアクセスの要求がある間にアドレスとデータの処理
を行うための１つのデータ処理部分と、要求が無くなっ
た後に先出ししている４つのデータを処理するための４
つのデータ処理部分と、を備える。
場合には、４つのアドレスを先出しするので、４つのア
ドレス先出し部分と、アドレスの先出しを終えた後でメ
モリアクセスの要求がある間にアドレスとデータの処理
を行うための１つのデータ処理部分と、要求が無くなっ
た後に先出ししている４つのデータを処理するための４
つのデータ処理部分と、を備える。
【００３５】図１８は「ストライド値によるアドレス生
成方式」と「間接値によるアドレス生成方式」の双方を
適用したアドレス生成のブロック図である。 ■「ストライド値によるアドレス生成方式」の場合セレ
クタによって「ストライド値」を選択する。通常はこの
ストライド値にオペランド長を乗算した値がベースアド
レスへの「加算値」となる。加算値はアドレス生成の間
一定の値である。しかし、連続オペランド配列で且つオ
ペランド長が外部データバスの半分であればデータバス
幅分のアクセスが可能であり、データバス幅を乗算した
値がベースアドレスへの「加算値」となる。なお、ベー
スアドレスの開始アドレスやオペランドの個数によって
はオペランドを１個しかアクセスできない場合もあるの
で、加算値は動的に変化する。
成方式」と「間接値によるアドレス生成方式」の双方を
適用したアドレス生成のブロック図である。 ■「ストライド値によるアドレス生成方式」の場合セレ
クタによって「ストライド値」を選択する。通常はこの
ストライド値にオペランド長を乗算した値がベースアド
レスへの「加算値」となる。加算値はアドレス生成の間
一定の値である。しかし、連続オペランド配列で且つオ
ペランド長が外部データバスの半分であればデータバス
幅分のアクセスが可能であり、データバス幅を乗算した
値がベースアドレスへの「加算値」となる。なお、ベー
スアドレスの開始アドレスやオペランドの個数によって
はオペランドを１個しかアクセスできない場合もあるの
で、加算値は動的に変化する。
【００３６】このように、出力アドレスは、ベースアド
レスと「加算値」とによって作られるが、１回目の出力
アドレスはベースアドレスそのものであり、加算器（略
号、ＡＤＤ）では加算しない。２回目以降はＡＤＤから
の出力値をベースアドレスとし、ストライド値によって
作られる加算値を加えていく。 ■「間接値によるアドレス生成方式」の場合セレクタに
よって「間接値」を選択する。この間接値はアドレスの
生成数だけ格納されており、各々の間接値にオペランド
長を乗算した値がベースアドレスへの各々の「加算値」
となる。加算値はアドレス生成の間、常に変動する。
レスと「加算値」とによって作られるが、１回目の出力
アドレスはベースアドレスそのものであり、加算器（略
号、ＡＤＤ）では加算しない。２回目以降はＡＤＤから
の出力値をベースアドレスとし、ストライド値によって
作られる加算値を加えていく。 ■「間接値によるアドレス生成方式」の場合セレクタに
よって「間接値」を選択する。この間接値はアドレスの
生成数だけ格納されており、各々の間接値にオペランド
長を乗算した値がベースアドレスへの各々の「加算値」
となる。加算値はアドレス生成の間、常に変動する。
【００３７】出力アドレスは、ベースアドレスに各々の
「加算値」を毎回加算することによって作られる。なお
、この方式ではストライド値のようにＡＤＤからの出力
を戻すことはしない。また、本実施例では、図１９に示
すように、オペランド数を設定するレジスタの値をメモ
リアクセスの度に１だけデクリメントし、あるいは、連
続オペランドの場合には１回のメモリアクセスでアクセ
スした数だけまとめてデクリメントする。
「加算値」を毎回加算することによって作られる。なお
、この方式ではストライド値のようにＡＤＤからの出力
を戻すことはしない。また、本実施例では、図１９に示
すように、オペランド数を設定するレジスタの値をメモ
リアクセスの度に１だけデクリメントし、あるいは、連
続オペランドの場合には１回のメモリアクセスでアクセ
スした数だけまとめてデクリメントする。
【００３８】図２０は上記の２つのアドレス生成方式に
よって作られたアドレスの出力タイミングチャートであ
る。一般に、アドレス先出しを行わないシステムでは、
アドレスの切り替えタイミングを、その出力アドレスに
対するデータの処理完了通知ＤＣ＃の受け付けを待って
規定するが、本実施例では、メモリアクセス装置から見
える主記憶のバンク数分のアドレスについては、アドレ
スのデータ処理を待たずに出力する。
よって作られたアドレスの出力タイミングチャートであ
る。一般に、アドレス先出しを行わないシステムでは、
アドレスの切り替えタイミングを、その出力アドレスに
対するデータの処理完了通知ＤＣ＃の受け付けを待って
規定するが、本実施例では、メモリアクセス装置から見
える主記憶のバンク数分のアドレスについては、アドレ
スのデータ処理を待たずに出力する。
【００３９】これには、アドレスパイプライン段数設定
回路１４によって決められたパイプライン段数、すなわ
ち先出しアドレス数分だけ、アドレスの切換えタイミン
グに擬似ＤＣ＃を与えて予めアドレスを出力し、その後
、実際のＤＣ＃に応答してアドレスを切り換えればよい
。例えば、図２１に示すように、選択タイミングシーケ
ンサの各アドレス先出し部分ごとに擬似ＤＣ＃を発生す
ればよい。
回路１４によって決められたパイプライン段数、すなわ
ち先出しアドレス数分だけ、アドレスの切換えタイミン
グに擬似ＤＣ＃を与えて予めアドレスを出力し、その後
、実際のＤＣ＃に応答してアドレスを切り換えればよい
。例えば、図２１に示すように、選択タイミングシーケ
ンサの各アドレス先出し部分ごとに擬似ＤＣ＃を発生す
ればよい。
【００４０】図２２は本実施例を適用したシステム構成
例であり、バンク数が２の場合の例である。この図にお
いて、３０はマイクロプロセッサ（メモリアクセス装置
）、３１はマイクロプロセッサ３０にバンク数を通知す
る入力端子であり、マイクロプロセッサ３０からのアド
レスデータＡ０〜Ａ３１は、マスタラッチ３２を介して
バンク数分の二つのスレーブラッチ３３、３４の一方に
取り込まれる。二つのスレーブラッチ３３、３４には、
ラッチ信号発生回路３５からのバンク０ラッチ信号ＢＬ
０、バンク１ラッチ信号ＢＬ１が各々与えられており、
ラッチ信号発生回路３５は、ＡＶ＃とＤＣ＃が共に負論
理またはＢＳ＃が負論理のときに、アドレスデータの下
位４ビット目（Ａ２８）の論理に従って何れか一方の出
力が正論理となる複合論理回路３６、３７と、この正論
理出力をクロック信号ＣＬＫに同期させるフリップフロ
ップ３８、３９とを備え、アドレスデータの下位４ビッ
ト目が負論理のときにバンク０側の複合論理回路３６の
出力を真、下位４ビット目が正論理のときにバンク１側
の複合論理回路３７の出力を真とする。
例であり、バンク数が２の場合の例である。この図にお
いて、３０はマイクロプロセッサ（メモリアクセス装置
）、３１はマイクロプロセッサ３０にバンク数を通知す
る入力端子であり、マイクロプロセッサ３０からのアド
レスデータＡ０〜Ａ３１は、マスタラッチ３２を介して
バンク数分の二つのスレーブラッチ３３、３４の一方に
取り込まれる。二つのスレーブラッチ３３、３４には、
ラッチ信号発生回路３５からのバンク０ラッチ信号ＢＬ
０、バンク１ラッチ信号ＢＬ１が各々与えられており、
ラッチ信号発生回路３５は、ＡＶ＃とＤＣ＃が共に負論
理またはＢＳ＃が負論理のときに、アドレスデータの下
位４ビット目（Ａ２８）の論理に従って何れか一方の出
力が正論理となる複合論理回路３６、３７と、この正論
理出力をクロック信号ＣＬＫに同期させるフリップフロ
ップ３８、３９とを備え、アドレスデータの下位４ビッ
ト目が負論理のときにバンク０側の複合論理回路３６の
出力を真、下位４ビット目が正論理のときにバンク１側
の複合論理回路３７の出力を真とする。
【００４１】すなわち、アドレスデータがバンク０指定
の場合で、ＡＶ＃とＤＣ＃が共に負論理またはＢＳ＃が
負論理であれば、バンク０側のスレーブラッチ３３にア
ドレスデータが取り込まれて主記憶のバンク０（＃０）
がアクセスされる一方、アドレスデータがバンク１指定
の場合で、ＡＶ＃とＤＣ＃が共に負論理またはＢＳ＃が
負論理であれば、バンク１側のスレーブラッチ３４にア
ドレスデータが取り込まれて主記憶のバンク１（＃１）
がアクセスされる。なお、４０はＤＣ＃を発生するため
のノアゲート、４５はデータ用マスタラッチ、４６、４
７はデータ用スレーブラッチ、４８、４９はデータ用バ
ッファである。
の場合で、ＡＶ＃とＤＣ＃が共に負論理またはＢＳ＃が
負論理であれば、バンク０側のスレーブラッチ３３にア
ドレスデータが取り込まれて主記憶のバンク０（＃０）
がアクセスされる一方、アドレスデータがバンク１指定
の場合で、ＡＶ＃とＤＣ＃が共に負論理またはＢＳ＃が
負論理であれば、バンク１側のスレーブラッチ３４にア
ドレスデータが取り込まれて主記憶のバンク１（＃１）
がアクセスされる。なお、４０はＤＣ＃を発生するため
のノアゲート、４５はデータ用マスタラッチ、４６、４
７はデータ用スレーブラッチ、４８、４９はデータ用バ
ッファである。
【００４２】このような構成によると、パイプライン動
作の開始直後のアドレスデータが、ＢＳ＃のアサート状
態におけるマスタラッチクロックのタイミングで確定さ
れ、そのときのアドレス下位４ビット目の論理状態に従
ってバンク０（＃０）とバンク１（＃１）側のスレーブ
ラッチに順次に取り込まれると共に、続くアドレスデー
タが、ＡＶ＃とＤＣ＃の双方のアサート状態におけるマ
スタラッチクロックのタイミングで確定され、そのとき
のアドレス下位４ビット目の論理状態に従ってバンク０
（＃０）とバンク１（＃１）側のスレーブラッチに順次
に取り込まれる。
作の開始直後のアドレスデータが、ＢＳ＃のアサート状
態におけるマスタラッチクロックのタイミングで確定さ
れ、そのときのアドレス下位４ビット目の論理状態に従
ってバンク０（＃０）とバンク１（＃１）側のスレーブ
ラッチに順次に取り込まれると共に、続くアドレスデー
タが、ＡＶ＃とＤＣ＃の双方のアサート状態におけるマ
スタラッチクロックのタイミングで確定され、そのとき
のアドレス下位４ビット目の論理状態に従ってバンク０
（＃０）とバンク１（＃１）側のスレーブラッチに順次
に取り込まれる。
【００４３】
【発明の効果】本発明によれば、物理的なバンク数に拘
らず柔軟にパイプライン段数を設定でき、アドレス競合
を回避してパイプライン動作上の不都合発生を回避する
ことができる。
らず柔軟にパイプライン段数を設定でき、アドレス競合
を回避してパイプライン動作上の不都合発生を回避する
ことができる。
【図１】本発明の原理図である。
【図２】一実施例のバンク数１の概念構成図である。
【図３】一実施例のバンク数２の概念構成図である。
【図４】一実施例のバンク数４の概念構成図である。
【図５】一実施例のバンク数通知を示す図である。
【図６】一実施例の６４ビットオペランドのときのパイ
プライン段数組み合せを示す図である。
プライン段数組み合せを示す図である。
【図７】一実施例の３２ビットオペランドのときのパイ
プライン段数組み合せを示す図である。
プライン段数組み合せを示す図である。
【図８】一実施例の６４ビットオペランドで且つバンク
数１のときのアクセス概念図である。
数１のときのアクセス概念図である。
【図９】一実施例の６４ビットオペランドで且つバンク
数２のときのアクセス概念図である。
数２のときのアクセス概念図である。
【図１０】一実施例の６４ビットオペランドで且つバン
ク数４のときのアクセス概念図である。
ク数４のときのアクセス概念図である。
【図１１】一実施例の３２ビットオペランドで且つバン
ク数１のときのアクセス概念図である。
ク数１のときのアクセス概念図である。
【図１２】一実施例の３２ビットオペランドで且つバン
ク数２のときのアクセス概念図である。
ク数２のときのアクセス概念図である。
【図１３】一実施例の３２ビットオペランドで且つバン
ク数４のときのアクセス概念図である。
ク数４のときのアクセス概念図である。
【図１４】一実施例の間接アドレス生成の場合で且つ６
４ビットオペランドのときのアクセス概念図である。
４ビットオペランドのときのアクセス概念図である。
【図１５】一実施例の間接アドレス生成の場合で且つ３
２ビットオペランドのときのアクセス概念図である。
２ビットオペランドのときのアクセス概念図である。
【図１６】一実施例のアドレスパイプライン段数設定回
路の構成図である。
路の構成図である。
【図１７】一実施例のタイミングシーケンサの概念図で
ある。
ある。
【図１８】一実施例のアドレス生成のブロック図である
。
。
【図１９】一実施例のオペランド数レジスタの更新概念
図である。
図である。
【図２０】一実施例の出力切換えのタイミングチャート
である。
である。
【図２１】一実施例の出力切換えタイミング用擬似ＤＣ
＃の発生概念図である。
＃の発生概念図である。
【図２２】一実施例を適用したシステム図である。
【図２３】従来例の基本サイクルが２クロックの場合の
バスタイミング図である。
バスタイミング図である。
【図２４】従来例の２クロックを基本サイクルとするマ
イクロプロセッサと４クロック動作の記憶装置との接続
図である。
イクロプロセッサと４クロック動作の記憶装置との接続
図である。
【図２５】図２４のバスタイミング図である。
【図２６】従来例のパイプラインの構成図である。
【図２７】図２６のバスタイミング図である。
【図２８】従来例の連続オペランド配列の概念図である
。
。
【図２９】従来例の等間隔オペランド配列の概念図であ
る。
る。
【図３０】従来例の間接オペランド配列の概念図である
。
。
【図３１】従来例のオペランド単位とバンク幅が共に６
４ビットで且つバンク数とストライド値が共に「４」の
場合のアクセス状態図である。
４ビットで且つバンク数とストライド値が共に「４」の
場合のアクセス状態図である。
【図３２】従来例のオペランド単位とバンク幅が共に６
４ビットで且つバンク数とストライド値が共に「２」の
場合のアクセス状態図である。
４ビットで且つバンク数とストライド値が共に「２」の
場合のアクセス状態図である。
１４：アドレスパイプライン段数設定部（アドレスパイ
プライン段数設定手段）
プライン段数設定手段）
Claims (1)
- 【請求項１】主記憶のアドレス空間を所定のデータ幅で
等間隔に区切り、該区切られたブロック毎にアドレス連
結してｎ個のバンクを構成すると共に、前記所定のデー
タ幅若しくは該データ幅の半分の長さのオペランドを前
記バンクに格納し、該オペランド長の整数倍に相当する
距離で、パイプライン的なデータアクセスを実行するメ
モリアクセス装置において、前記オペランド長、前記所
定のデータ幅、前記倍数の値及び前記バンク数に基づい
て、前記パイプライン段数を設定するパイプライン段数
設定手段を備えたことを特徴とするメモリアクセス装置
。
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|---|---|---|---|
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