JPH04343221A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04343221A JPH04343221A JP3114843A JP11484391A JPH04343221A JP H04343221 A JPH04343221 A JP H04343221A JP 3114843 A JP3114843 A JP 3114843A JP 11484391 A JP11484391 A JP 11484391A JP H04343221 A JPH04343221 A JP H04343221A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- polycrystalline silicon
- region
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/02—Contacts, special
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、とくに配線層の構造に関するものである。
係わり、とくに配線層の構造に関するものである。
【０００２】
【従来の技術】従来の半導体装置の製造方法を、図２の
工程別素子断面図を参照して説明する。ｐ型半導体基板
２０１上の素子分離領域にフィールド酸化膜２０２が形
成され、表面全体にシリコン酸化膜２０３が形成された
後、第１層目の多結晶シリコン膜２０４が形成される。 この多結晶シリコン膜２０４は、シリコン酸化膜２０３
のうち形成されるゲート電極下の部分がレジストにより
汚染されるのを防止するために形成される。表面全体に
レジストが塗布され、パターニングが施されてレジスト
膜２０５が形成されて、図２（ａ）に示されるような断
面構造となる。
工程別素子断面図を参照して説明する。ｐ型半導体基板
２０１上の素子分離領域にフィールド酸化膜２０２が形
成され、表面全体にシリコン酸化膜２０３が形成された
後、第１層目の多結晶シリコン膜２０４が形成される。 この多結晶シリコン膜２０４は、シリコン酸化膜２０３
のうち形成されるゲート電極下の部分がレジストにより
汚染されるのを防止するために形成される。表面全体に
レジストが塗布され、パターニングが施されてレジスト
膜２０５が形成されて、図２（ａ）に示されるような断
面構造となる。
【０００３】レジスト膜２０５をマスクとしてエッチン
グが行われて、多結晶シリコン膜２０４及びシリコン酸
化膜２０３がパターニングされ、図２（ｂ）のように多
結晶シリコン膜２０４ａ及び２０４ｂとシリコン酸化膜
２０３ａ及び２０３ｂとが形成される。第２層目の多結
晶シリコン膜２０６が表面全体に形成され、例えばリン
イオン（Ｐ＋ ）のような不純物が導入される。これに
より、半導体基板２０１までの膜厚が最も薄く、さらに
半導体基板２０１の表面上にシリコン酸化膜が存在しな
い領域にｎ型拡散層２０５が形成される。
グが行われて、多結晶シリコン膜２０４及びシリコン酸
化膜２０３がパターニングされ、図２（ｂ）のように多
結晶シリコン膜２０４ａ及び２０４ｂとシリコン酸化膜
２０３ａ及び２０３ｂとが形成される。第２層目の多結
晶シリコン膜２０６が表面全体に形成され、例えばリン
イオン（Ｐ＋ ）のような不純物が導入される。これに
より、半導体基板２０１までの膜厚が最も薄く、さらに
半導体基板２０１の表面上にシリコン酸化膜が存在しな
い領域にｎ型拡散層２０５が形成される。
【０００４】表面全体にレジストが塗布され、パターニ
ングされてレジスト膜２１１が形成される（図２（ｃ）
）。このレジスト膜２１１をマスクとして、多結晶シリ
コン膜２０６と、多結晶シリコン膜２０４ａ及び２０４
ｂ、シリコン酸化膜２０３ａ及び２０３ｂがエッチング
される。これにより、図２（ｃ）のようにゲート酸化膜
２０３ａａ上に多結晶シリコン膜２０４ａａ及び２０６
ａから成るゲート電極が形成され、さらにはシリコン酸
化膜２０３ｂ上に、多結晶シリコン膜２０４ｂ及び２０
６ｂから成る配線層が同時に形成される。
ングされてレジスト膜２１１が形成される（図２（ｃ）
）。このレジスト膜２１１をマスクとして、多結晶シリ
コン膜２０６と、多結晶シリコン膜２０４ａ及び２０４
ｂ、シリコン酸化膜２０３ａ及び２０３ｂがエッチング
される。これにより、図２（ｃ）のようにゲート酸化膜
２０３ａａ上に多結晶シリコン膜２０４ａａ及び２０６
ａから成るゲート電極が形成され、さらにはシリコン酸
化膜２０３ｂ上に、多結晶シリコン膜２０４ｂ及び２０
６ｂから成る配線層が同時に形成される。
【０００５】表面全体に熱酸化法によりシリコン酸化膜
２２０が形成される。この状態で、１回目のリンイオン
（Ｐ＋ ）の導入が行われ、ソース又はドレイン領域と
なるｎ型拡散層２２１及び２２２が形成される。ゲート
電極と配線層の側面に、側壁２２３及び２２４がそれぞ
れ形成され、２回目のリンイオン（Ｐ＋ ）の導入が行
われて、図２（ｄ）のように濃度の高いｎ型拡散層２２
５及び２２６が形成される。ここで、多結晶シリコン膜
２０６ｂのうち、シリコン酸化膜２０３ｂが下に形成さ
れていない部分は、ｎ型拡散層２０５ａを介してｎ型拡
散層２２２及び２２６と配線層とを接続するために形成
され、一般にベリッドコンタクト（Ｂｕｒｉｅｄ Ｃｏ
ｎｔａｃｔ）と称されている。
２２０が形成される。この状態で、１回目のリンイオン
（Ｐ＋ ）の導入が行われ、ソース又はドレイン領域と
なるｎ型拡散層２２１及び２２２が形成される。ゲート
電極と配線層の側面に、側壁２２３及び２２４がそれぞ
れ形成され、２回目のリンイオン（Ｐ＋ ）の導入が行
われて、図２（ｄ）のように濃度の高いｎ型拡散層２２
５及び２２６が形成される。ここで、多結晶シリコン膜
２０６ｂのうち、シリコン酸化膜２０３ｂが下に形成さ
れていない部分は、ｎ型拡散層２０５ａを介してｎ型拡
散層２２２及び２２６と配線層とを接続するために形成
され、一般にベリッドコンタクト（Ｂｕｒｉｅｄ Ｃｏ
ｎｔａｃｔ）と称されている。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来の製造方法には次のような問題があった。図２（ｃ）
に示されたように、ゲート電極と配線層を形成するため
に多結晶シリコン２０６，２０４ａ及び２０４ｂ、シリ
コン酸化膜２０３ａ及び２０３ｂをエッチングすると、
レジスト膜２１２で覆われていない部分の半導体基板２
０１表面が約１０００オングストロームほど掘られて、
ｎ型拡散層２０５に溝２１３が形成されるという現象が
起こる。これにより、ｎ型拡散層２０５とｎ型拡散層２
２２及び２２６との接続不良が生じたり、結晶欠陥が発
生したり、あるいは溝２１３の表面には二層目の配線層
との間に形成される層間絶縁膜が入りにくく絶縁不良を
起こすなどの弊害が生じる。
来の製造方法には次のような問題があった。図２（ｃ）
に示されたように、ゲート電極と配線層を形成するため
に多結晶シリコン２０６，２０４ａ及び２０４ｂ、シリ
コン酸化膜２０３ａ及び２０３ｂをエッチングすると、
レジスト膜２１２で覆われていない部分の半導体基板２
０１表面が約１０００オングストロームほど掘られて、
ｎ型拡散層２０５に溝２１３が形成されるという現象が
起こる。これにより、ｎ型拡散層２０５とｎ型拡散層２
２２及び２２６との接続不良が生じたり、結晶欠陥が発
生したり、あるいは溝２１３の表面には二層目の配線層
との間に形成される層間絶縁膜が入りにくく絶縁不良を
起こすなどの弊害が生じる。
【０００７】これは、図２（ｃ）に示されたエッチング
を行う段階で、ゲート電極側のゲート酸化膜２０３ａａ
，多結晶シリコン膜２０４ａａ及び２０６ａを合計した
膜厚よりも、ベリッドコンタクト領域の多結晶シリコン
膜２０６ｂの膜厚の方が薄いこと、さらに、ベリッドコ
ンタクト領域は、絶縁体であるシリコン酸化膜２０３が
除去されており、エッチストッパとしてのシリコン酸化
膜が存在しないことにより生ずる。この後、ＭＯＳＦＥ
ＴのＮ型拡散領域２２２、および２２６を形成した時、
図２（ｄ）に示すように、多結晶シリコン２０６ｂ中に
含まれる不純物がＰ型基板２０１中に拡散することによ
り先に形成されたＮ型拡散領域２０５と電気的に接続す
る。しかし、この場合、溝２１３が大きいと接続しなく
なり、回路として不良となる。
を行う段階で、ゲート電極側のゲート酸化膜２０３ａａ
，多結晶シリコン膜２０４ａａ及び２０６ａを合計した
膜厚よりも、ベリッドコンタクト領域の多結晶シリコン
膜２０６ｂの膜厚の方が薄いこと、さらに、ベリッドコ
ンタクト領域は、絶縁体であるシリコン酸化膜２０３が
除去されており、エッチストッパとしてのシリコン酸化
膜が存在しないことにより生ずる。この後、ＭＯＳＦＥ
ＴのＮ型拡散領域２２２、および２２６を形成した時、
図２（ｄ）に示すように、多結晶シリコン２０６ｂ中に
含まれる不純物がＰ型基板２０１中に拡散することによ
り先に形成されたＮ型拡散領域２０５と電気的に接続す
る。しかし、この場合、溝２１３が大きいと接続しなく
なり、回路として不良となる。
【０００８】そこで、溝２１３が生じない様に、多結晶
シリコン膜２０６の除去すべき領域をシリコン酸化膜２
０３ａの存在する領域にのみ認定することも考えられる
。しかし、この場合図２（ｅ）に示す様に、このＮ型拡
散領域２０５と２２６、２２２が接続しなくなり、やは
り回路として不良となる。
シリコン膜２０６の除去すべき領域をシリコン酸化膜２
０３ａの存在する領域にのみ認定することも考えられる
。しかし、この場合図２（ｅ）に示す様に、このＮ型拡
散領域２０５と２２６、２２２が接続しなくなり、やは
り回路として不良となる。
【０００９】さらに、図２（ｂ）において多結晶シリコ
ン膜２０４にリンイオン（Ｐ＋ ）を拡散させる場合に
、より高濃度に不純物を導入することによりＮ型拡散領
域がより拡がるようにし、この問題を回避することも考
えられるが、この場合、ｎ型拡散領域２０５がフィール
ド酸化膜２０２の下の領域に深く拡散していき、素子分
離耐圧が低下するという問題も発生しうる。
ン膜２０４にリンイオン（Ｐ＋ ）を拡散させる場合に
、より高濃度に不純物を導入することによりＮ型拡散領
域がより拡がるようにし、この問題を回避することも考
えられるが、この場合、ｎ型拡散領域２０５がフィール
ド酸化膜２０２の下の領域に深く拡散していき、素子分
離耐圧が低下するという問題も発生しうる。
【００１０】本発明は上記事情に鑑み、配線層と拡散層
との接続を確実に行い、結晶欠陥や絶縁不良等の発生を
防止し得る半導体装置の製造方法を提供することを目的
とする。
との接続を確実に行い、結晶欠陥や絶縁不良等の発生を
防止し得る半導体装置の製造方法を提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第一導電型の半導体基板の表面のうち、素子
分離領域にフィールド酸化膜を形成し、さらに表面全体
にシリコン酸化膜を形成する工程と、シリコン酸化膜の
表面上に多結晶シリコンを堆積させて第１の多結晶シリ
コン膜を形成し、この第１の多結晶シリコン膜に不純物
を導入する工程と、第１の多結晶シリコン膜に写真蝕刻
法を用いてパターニングを行って、ゲート電極と配線層
とを形成する工程と、ゲート電極と配線層との表面上に
シリコン酸化膜を形成する工程と、第二導電型の不純物
を導入し、半導体基板の表面のうち、ゲート電極及び配
線層以外の領域に第二導電型の拡散層を形成することに
より、ソース領域及びドレイン領域と、ソース領域又は
ドレイン領域とフィールド酸化膜との間に接続用拡散層
とを連続した状態で形成する工程と、シリコン酸化膜の
うち、接続用拡散層が形成されている領域と、隣接した
フィールド酸化膜上の一部の領域とを選択的に除去する
工程と、全体に多結晶シリコンを堆積して第２の多結晶
シリコン膜を形成する工程と、写真蝕刻法を用いて第２
の多結晶シリコン膜にパターニングを行い、接続用拡散
層と配線層とを電気的に接続する部分を選択的に残す工
程とを備えたことを特徴とする。
造方法は、第一導電型の半導体基板の表面のうち、素子
分離領域にフィールド酸化膜を形成し、さらに表面全体
にシリコン酸化膜を形成する工程と、シリコン酸化膜の
表面上に多結晶シリコンを堆積させて第１の多結晶シリ
コン膜を形成し、この第１の多結晶シリコン膜に不純物
を導入する工程と、第１の多結晶シリコン膜に写真蝕刻
法を用いてパターニングを行って、ゲート電極と配線層
とを形成する工程と、ゲート電極と配線層との表面上に
シリコン酸化膜を形成する工程と、第二導電型の不純物
を導入し、半導体基板の表面のうち、ゲート電極及び配
線層以外の領域に第二導電型の拡散層を形成することに
より、ソース領域及びドレイン領域と、ソース領域又は
ドレイン領域とフィールド酸化膜との間に接続用拡散層
とを連続した状態で形成する工程と、シリコン酸化膜の
うち、接続用拡散層が形成されている領域と、隣接した
フィールド酸化膜上の一部の領域とを選択的に除去する
工程と、全体に多結晶シリコンを堆積して第２の多結晶
シリコン膜を形成する工程と、写真蝕刻法を用いて第２
の多結晶シリコン膜にパターニングを行い、接続用拡散
層と配線層とを電気的に接続する部分を選択的に残す工
程とを備えたことを特徴とする。
【００１２】
【作用】第１の多結晶シリコン膜がパターニングされて
ゲート電極と配線層が形成された後、ソース領域及びド
レイン領域と、接続用拡散層とが形成される。ここで、
接続用拡散層とソース又はドレイン領域とは同時に形成
されるため、別工程で形成された場合のようなエッチン
グによる基板表面への損傷が防止され、接続用拡散層と
ソース又はドレイン領域とが確実に接続される。接続用
拡散層に溝が掘られると、この上に層間絶縁膜を形成し
た場合に溝の内部に十分に入り込まず絶縁不良を起こす
が、このような事態が回避される。また、ゲート電極部
を形成する、第１の多結晶シリコン膜とベリッドコンタ
クト部の第２の多結晶シリコン膜のパターニングは別々
になされることから、ゲート電極と、接続用拡散層と配
線層とを電気的に接続する部分との間隔を短くすること
が可能で、より微細化が可能となる。また第１の多結晶
シリコン膜に不純物を導入する際に、この第１の多結晶
シリコン膜の下にはシリコン酸化膜が形成されているた
め、高濃度の不純物を導入してもフィールド酸化膜下に
不純物が拡散し素子分離耐圧が低下する虞れがなく、第
１の多結晶シリコン膜の抵抗値を十分に下げることがで
きる。
ゲート電極と配線層が形成された後、ソース領域及びド
レイン領域と、接続用拡散層とが形成される。ここで、
接続用拡散層とソース又はドレイン領域とは同時に形成
されるため、別工程で形成された場合のようなエッチン
グによる基板表面への損傷が防止され、接続用拡散層と
ソース又はドレイン領域とが確実に接続される。接続用
拡散層に溝が掘られると、この上に層間絶縁膜を形成し
た場合に溝の内部に十分に入り込まず絶縁不良を起こす
が、このような事態が回避される。また、ゲート電極部
を形成する、第１の多結晶シリコン膜とベリッドコンタ
クト部の第２の多結晶シリコン膜のパターニングは別々
になされることから、ゲート電極と、接続用拡散層と配
線層とを電気的に接続する部分との間隔を短くすること
が可能で、より微細化が可能となる。また第１の多結晶
シリコン膜に不純物を導入する際に、この第１の多結晶
シリコン膜の下にはシリコン酸化膜が形成されているた
め、高濃度の不純物を導入してもフィールド酸化膜下に
不純物が拡散し素子分離耐圧が低下する虞れがなく、第
１の多結晶シリコン膜の抵抗値を十分に下げることがで
きる。
【００１３】
【実施例】以下、本発明の一実施例について図面を参照
し説明する。図１に、工程別に素子の縦断面を示す。先
ず図１（ａ）のように、ｐ型半導体基板１０１の表面の
うち、素子分離領域にフィールド酸化膜１０２が形成さ
れ、熱酸化法により表面全体に、例えば膜厚１００〜２
００オングストロームのシリコン酸化膜１０３が形成さ
れる。その表面全体に、多結晶シリコンがＣＶＤ法によ
り堆積されて、膜厚が約２０００オングストロームの多
結晶シリコン膜１０４が形成される。この多結晶シリコ
ン膜１０４の内部に、例えばリンイオン（Ｐ＋ ）等の
不純物が導入されて拡散される。
し説明する。図１に、工程別に素子の縦断面を示す。先
ず図１（ａ）のように、ｐ型半導体基板１０１の表面の
うち、素子分離領域にフィールド酸化膜１０２が形成さ
れ、熱酸化法により表面全体に、例えば膜厚１００〜２
００オングストロームのシリコン酸化膜１０３が形成さ
れる。その表面全体に、多結晶シリコンがＣＶＤ法によ
り堆積されて、膜厚が約２０００オングストロームの多
結晶シリコン膜１０４が形成される。この多結晶シリコ
ン膜１０４の内部に、例えばリンイオン（Ｐ＋ ）等の
不純物が導入されて拡散される。
【００１４】図１（ｂ）のように、写真蝕刻法が用いら
れて多結晶シリコン膜１０４と酸化膜１０３とがパター
ニングされ、ゲート電極および配線層を形成すべき領域
を残して除去される。表面全体に熱酸化法によりシリコ
ン酸化膜１０９が形成された後、１回目のリンイオン（
Ｐ＋ ）が、ドーズ量数×１０１３（１／ｃｍ２ ）、
加速電圧５０〜６０（ｋｅＶ）で注入され、ｎ− 型拡
散層１１０及び１１１が形成される。多結晶シリコンが
堆積された後、異方性エッチングが行われて配線層領域
とゲート電極の領域の側面に側壁１１２が形成される。 さらに二回目のリンイオン（Ｐ＋ ）の導入が、ドーズ
量数×１０１５（１／ｃｍ２ ）、加速電圧５０〜６０
（ｋｅＶ）で行われ、濃度の高いｎ＋ 型拡散層１１３
及び１１４が形成される。これにより、この後形成され
る多結晶シリコンから成るベリッドコンタクトに接続さ
れる接続用拡散層と、ソースまたはドレイン用の拡散層
とが一つのｎ型拡散層１１１及び１１４として一体に形
成される。
れて多結晶シリコン膜１０４と酸化膜１０３とがパター
ニングされ、ゲート電極および配線層を形成すべき領域
を残して除去される。表面全体に熱酸化法によりシリコ
ン酸化膜１０９が形成された後、１回目のリンイオン（
Ｐ＋ ）が、ドーズ量数×１０１３（１／ｃｍ２ ）、
加速電圧５０〜６０（ｋｅＶ）で注入され、ｎ− 型拡
散層１１０及び１１１が形成される。多結晶シリコンが
堆積された後、異方性エッチングが行われて配線層領域
とゲート電極の領域の側面に側壁１１２が形成される。 さらに二回目のリンイオン（Ｐ＋ ）の導入が、ドーズ
量数×１０１５（１／ｃｍ２ ）、加速電圧５０〜６０
（ｋｅＶ）で行われ、濃度の高いｎ＋ 型拡散層１１３
及び１１４が形成される。これにより、この後形成され
る多結晶シリコンから成るベリッドコンタクトに接続さ
れる接続用拡散層と、ソースまたはドレイン用の拡散層
とが一つのｎ型拡散層１１１及び１１４として一体に形
成される。
【００１５】レジストが表面に塗布され、ベリッドコン
タクト領域上の部分が除去され、図１（ｃ）に示される
ようなレジスト膜１２１及び１２２が形成される。この
レジスト膜１２１及び１２２をマスクとして、シリコン
酸化膜１０９がエッチングされる。
タクト領域上の部分が除去され、図１（ｃ）に示される
ようなレジスト膜１２１及び１２２が形成される。この
レジスト膜１２１及び１２２をマスクとして、シリコン
酸化膜１０９がエッチングされる。
【００１６】レジスト膜１２１及び１２２が除去された
後、多結晶シリコンがＣＶＤ法により堆積されて、図１
（ｄ）のように表面全体に膜厚５００〜１０００オング
ストロームの多結晶シリコン膜１３１が形成される。こ
の多結晶シリコン膜１３１に、抵抗値を下げるためにリ
ンイオン（Ｐ＋ ）等の不純物が導入され拡散される。
後、多結晶シリコンがＣＶＤ法により堆積されて、図１
（ｄ）のように表面全体に膜厚５００〜１０００オング
ストロームの多結晶シリコン膜１３１が形成される。こ
の多結晶シリコン膜１３１に、抵抗値を下げるためにリ
ンイオン（Ｐ＋ ）等の不純物が導入され拡散される。
【００１７】そして表面全体に、レジストが塗布される
。ｎ型拡散層１１１ａのうち、ベリッドコンタクト領域
に相当する部分よりも少し大きめの領域を残してパター
ニングが行われ、レジスト膜１４１が形成される。この
レジスト膜１４１をマスクとして多結晶シリコン膜１３
１にエッチングが施され、図１（ｅ）のように多結晶シ
リコン膜１３１ａが残されてベリッドコンタクトが形成
される。
。ｎ型拡散層１１１ａのうち、ベリッドコンタクト領域
に相当する部分よりも少し大きめの領域を残してパター
ニングが行われ、レジスト膜１４１が形成される。この
レジスト膜１４１をマスクとして多結晶シリコン膜１３
１にエッチングが施され、図１（ｅ）のように多結晶シ
リコン膜１３１ａが残されてベリッドコンタクトが形成
される。
【００１８】以上のように、本実施例ではゲート電極と
なる多結晶シリコン膜１０４ａとソース又はドレイン領
域となるｎ型拡散層１１０ａ及び１１１ａを形成した後
、ベリッドコンタクトに相当する多結晶シリコン膜１３
１ａを形成している。さらに、ソース又はドレイン領域
となる拡散層と、ベリッドコンタクトとを接続する接続
拡散層とがｎ型拡散層１１１ａとして一体に形成される
。このため、従来の方法で問題となったｎ型拡散層２０
５における溝２１３（図２（ｃ））の発生が防止され、
ドレイン又はソース領域と配線層とが確実に接続される
。また溝２１３が発生しないことより、半導体基板１０
１表面の結晶欠陥の発生が抑制され、さらにベリッドコ
ンタクトと二層目の配線層との間に形成される層間絶縁
膜が確実に堆積されて、絶縁不良が防止される。
なる多結晶シリコン膜１０４ａとソース又はドレイン領
域となるｎ型拡散層１１０ａ及び１１１ａを形成した後
、ベリッドコンタクトに相当する多結晶シリコン膜１３
１ａを形成している。さらに、ソース又はドレイン領域
となる拡散層と、ベリッドコンタクトとを接続する接続
拡散層とがｎ型拡散層１１１ａとして一体に形成される
。このため、従来の方法で問題となったｎ型拡散層２０
５における溝２１３（図２（ｃ））の発生が防止され、
ドレイン又はソース領域と配線層とが確実に接続される
。また溝２１３が発生しないことより、半導体基板１０
１表面の結晶欠陥の発生が抑制され、さらにベリッドコ
ンタクトと二層目の配線層との間に形成される層間絶縁
膜が確実に堆積されて、絶縁不良が防止される。
【００１９】また、図１（ａ）において多結晶シリコン
膜１０４にリンイオン（Ｐ＋ ）を拡散する際に、多結
晶シリコン膜１０４下にはシリコン酸化膜１０３が形成
されている。このため、従来の様にリンイオン（Ｐ＋
）が多結晶シリコン膜１０４から半導体基板まで拡散す
ることはなく、十分に高濃度に拡散することが可能であ
る。 よってリンイオン（Ｐ＋ ）がフィールド酸化膜１０４
ｂ下に拡散されるのが防止され、この部分の耐圧を低下
させることなく、配線層の抵抗値を下げることが可能で
ある。
膜１０４にリンイオン（Ｐ＋ ）を拡散する際に、多結
晶シリコン膜１０４下にはシリコン酸化膜１０３が形成
されている。このため、従来の様にリンイオン（Ｐ＋
）が多結晶シリコン膜１０４から半導体基板まで拡散す
ることはなく、十分に高濃度に拡散することが可能であ
る。 よってリンイオン（Ｐ＋ ）がフィールド酸化膜１０４
ｂ下に拡散されるのが防止され、この部分の耐圧を低下
させることなく、配線層の抵抗値を下げることが可能で
ある。
【００２０】上述した実施例は一例であり、本発明を限
定するものではない。例えば、半導体基板や拡散層の導
電型はそれぞれ反対導電型のものであってもよい。
定するものではない。例えば、半導体基板や拡散層の導
電型はそれぞれ反対導電型のものであってもよい。
【００２１】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ゲート電極と配線層が形成された後、ソ
ース領域及びドレイン領域と、これらの一方と配線層と
を接続する接続用拡散層とが同時に形成されるため、別
工程で形成された場合のようにエッチングによって基板
表面が損傷されて接続用拡散層に溝が掘られる虞れがな
く、接続用拡散層とソース又はドレイン領域とが確実に
接続されて結晶欠陥や絶縁不良等の発生が防止され、微
細化にも寄与し得る。さらに、第１の多結晶シリコン膜
の下にはシリコン酸化膜が形成されており、高濃度の不
純物を導入しても素子分離耐圧が低下する虞れがなく、
第１の多結晶シリコン膜の抵抗値を十分に下げることが
可能である。
の製造方法は、ゲート電極と配線層が形成された後、ソ
ース領域及びドレイン領域と、これらの一方と配線層と
を接続する接続用拡散層とが同時に形成されるため、別
工程で形成された場合のようにエッチングによって基板
表面が損傷されて接続用拡散層に溝が掘られる虞れがな
く、接続用拡散層とソース又はドレイン領域とが確実に
接続されて結晶欠陥や絶縁不良等の発生が防止され、微
細化にも寄与し得る。さらに、第１の多結晶シリコン膜
の下にはシリコン酸化膜が形成されており、高濃度の不
純物を導入しても素子分離耐圧が低下する虞れがなく、
第１の多結晶シリコン膜の抵抗値を十分に下げることが
可能である。
【図１】本発明の一実施例による半導体装置の製造方法
を示した工程別素子断面図。
を示した工程別素子断面図。
【図２】従来の半導体装置の製造方法を示した工程別素
子断面図。
子断面図。
１０１ 半導体基板
１０２ フィールド酸化膜
１０３ シリコン酸化膜
Claims (1)
- 【請求項１】第一導電型の半導体基板の表面のうち、素
子分離領域にフィールド酸化膜を形成し、さらに表面全
体にシリコン酸化膜を形成する工程と、前記シリコン酸
化膜の表面上に多結晶シリコンを堆積させて第１の多結
晶シリコン膜を形成し、この第１の多結晶シリコン膜に
不純物を導入する工程と、前記第１の多結晶シリコン膜
に写真蝕刻法を用いてパターニングを行って、ゲート電
極と配線層とを形成する工程と、前記ゲート電極と前記
配線層との表面上にシリコン酸化膜を形成する工程と、
第二導電型の不純物を導入し、前記半導体基板の表面の
うち、前記ゲート電極及び前記配線層以外の領域に第二
導電型の拡散層を形成することにより、ソース領域及び
ドレイン領域と、前記ソース領域又は前記ドレイン領域
と前記フィールド酸化膜との間に接続用拡散層とを連続
した状態で形成する工程と、前記シリコン酸化膜のうち
、前記接続用拡散層が形成されている領域と、隣接した
前記フィールド酸化膜上の一部の領域とを選択的に除去
する工程と、表面全体に多結晶シリコンを堆積して第２
の多結晶シリコン膜を形成する工程と、写真蝕刻法を用
いて前記第２の多結晶シリコン膜にパターニングを行い
、前記接続用拡散層と前記配線層とを電気的に接続する
部分を選択的に残す工程とを備えたことを特徴とする半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114843A JPH04343221A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置の製造方法 |
| KR1019920008337A KR950011021B1 (ko) | 1991-05-20 | 1992-05-18 | 반도체 장치의 제조방법 |
| US07/885,768 US5279979A (en) | 1991-05-20 | 1992-05-20 | Semiconductor having diffusion region separated from the gap electrode and wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114843A JPH04343221A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343221A true JPH04343221A (ja) | 1992-11-30 |
Family
ID=14648100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114843A Pending JPH04343221A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5279979A (ja) |
| JP (1) | JPH04343221A (ja) |
| KR (1) | KR950011021B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151828A (ja) * | 1992-10-30 | 1994-05-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5686329A (en) * | 1995-12-29 | 1997-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a metal oxide semiconductor field effect transistor (MOSFET) having improved hot carrier immunity |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658496A (en) * | 1984-11-29 | 1987-04-21 | Siemens Aktiengesellschaft | Method for manufacturing VLSI MOS-transistor circuits |
| US5082796A (en) * | 1990-07-24 | 1992-01-21 | National Semiconductor Corporation | Use of polysilicon layer for local interconnect in a CMOS or BiCMOS technology incorporating sidewall spacers |
| US5064776A (en) * | 1990-10-03 | 1991-11-12 | Micron Technology, Inc. | Method of forming buried contact between polysilicon gate and diffusion area |
| US5162259A (en) * | 1991-02-04 | 1992-11-10 | Motorola, Inc. | Method for forming a buried contact in a semiconductor device |
-
1991
- 1991-05-20 JP JP3114843A patent/JPH04343221A/ja active Pending
-
1992
- 1992-05-18 KR KR1019920008337A patent/KR950011021B1/ko not_active Expired - Lifetime
- 1992-05-20 US US07/885,768 patent/US5279979A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5279979A (en) | 1994-01-18 |
| KR950011021B1 (ko) | 1995-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6821858B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| KR910001426B1 (ko) | 반도체장치의 제조방법 | |
| KR920004541B1 (ko) | 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법 | |
| US20050062099A1 (en) | Semiconductor device including multiple field effect transistors, with first fets having oxide spacers and the second fets having oxide nitride oxidation protection | |
| US6340829B1 (en) | Semiconductor device and method for manufacturing the same | |
| KR950011021B1 (ko) | 반도체 장치의 제조방법 | |
| WO1983001152A1 (en) | Process for making electrical contact to semiconductor substrate regions | |
| US6580088B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| JP3209639B2 (ja) | 半導体装置の製造方法 | |
| JPH0426162A (ja) | 浮遊ゲート型半導体記憶装置およびその製造方法 | |
| JPH0377376A (ja) | 半導体装置の製造方法 | |
| KR960006339B1 (ko) | 반도체장치의 제조방법 | |
| JP2727557B2 (ja) | 半導体装置の製造方法 | |
| JP2828089B2 (ja) | 半導体装置の製造方法 | |
| JPH0349236A (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR19980063335A (ko) | 반도체 장치의 제조방법 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| KR100214856B1 (ko) | 정전하 방전 반도체 소자 및 그의 제조방법 | |
| JP3623358B2 (ja) | 半導体装置の製造方法 | |
| KR100762224B1 (ko) | 반도체장치의 트랜지스터 제조방법 | |
| KR100204425B1 (ko) | 정전하 방전 반도체 소자 및 그의 제조방법 | |
| JPH06140420A (ja) | 半導体装置の製造方法 | |
| JPS61135119A (ja) | 半導体装置の製造方法 | |
| JPH05211131A (ja) | 半導体装置 | |
| JPH01106469A (ja) | 半導体装置及びその製造方法 |