JPH04343521A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH04343521A JPH04343521A JP11518091A JP11518091A JPH04343521A JP H04343521 A JPH04343521 A JP H04343521A JP 11518091 A JP11518091 A JP 11518091A JP 11518091 A JP11518091 A JP 11518091A JP H04343521 A JPH04343521 A JP H04343521A
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- JP
- Japan
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- level
- state
- reference voltage
- potential
- npn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 11
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に、
基準電圧発生回路を内蔵する電流切替型の論理回路に関
する。
基準電圧発生回路を内蔵する電流切替型の論理回路に関
する。
【０００２】
【従来の技術】従来の、この種の論理回路が適用される
ＥＣＬゲートの回路構成例を図３に示す。図３に示され
るように、このＥＣＬゲートは、ＮＰＮトランジスタ３
２、３３および抵抗３４〜３７により形成される基準電
圧発生回路３１と、ＮＰＮトランジスタ３８〜４０およ
び抵抗４１〜４４により形成される１入力のＮＡＮＤ／
ＡＮＤ ＥＣＬゲートとを備えて構成される。
ＥＣＬゲートの回路構成例を図３に示す。図３に示され
るように、このＥＣＬゲートは、ＮＰＮトランジスタ３
２、３３および抵抗３４〜３７により形成される基準電
圧発生回路３１と、ＮＰＮトランジスタ３８〜４０およ
び抵抗４１〜４４により形成される１入力のＮＡＮＤ／
ＡＮＤ ＥＣＬゲートとを備えて構成される。
【０００３】図３において、基準電圧発生回路３１にお
いては、端子６５より入力される制御電圧ＶＣＳを介し
て、節点Ａにおける基準電圧ＶＲ１が設定される。また
、１入力のＮＡＮＤ／ＡＮＤ ＥＣＬゲートにおいて
は、入力端子６１に対して、出力端子６２および６３が
対応しており、ＮＰＮトランジスタ４０のゲートには、
端子６４より制御電圧ＶＣ５が入力されている。
いては、端子６５より入力される制御電圧ＶＣＳを介し
て、節点Ａにおける基準電圧ＶＲ１が設定される。また
、１入力のＮＡＮＤ／ＡＮＤ ＥＣＬゲートにおいて
は、入力端子６１に対して、出力端子６２および６３が
対応しており、ＮＰＮトランジスタ４０のゲートには、
端子６４より制御電圧ＶＣ５が入力されている。
【０００４】１入力のＮＡＮＤ／ＡＮＤ ＥＣＬゲー
トの入力端子６１より入力される入力電圧ＶＩＮが、前
記節点Ａにおける基準電圧ＶＲ１よりも高い電圧（“Ｈ
”レベル）になると、ＮＰＮトランジスタ３８がオン状
態となり、抵抗４１に電流が流れて出力端子６２の電圧
は低下する。即ち出力端子６２からは“Ｌ”レベルが出
力される。一方、ＮＰＮトランジスタ３９はオフ状態と
なり、出力端子６３の電圧は上昇して“Ｈ”レベルが出
力される。 また、電圧ＶＩＮが基準電圧ＶＲ１より
も低い電圧（“Ｌ”レベル）になると、ＮＰＮトランジ
スタ３８がオフ状態となり、出力端子６２からは“Ｈ”
レベルが出力され、他方、ＮＰＮトランジスタ３９はオ
ン状態となり、出力端子６３からは“Ｌ”レベルが出力
される。
トの入力端子６１より入力される入力電圧ＶＩＮが、前
記節点Ａにおける基準電圧ＶＲ１よりも高い電圧（“Ｈ
”レベル）になると、ＮＰＮトランジスタ３８がオン状
態となり、抵抗４１に電流が流れて出力端子６２の電圧
は低下する。即ち出力端子６２からは“Ｌ”レベルが出
力される。一方、ＮＰＮトランジスタ３９はオフ状態と
なり、出力端子６３の電圧は上昇して“Ｈ”レベルが出
力される。 また、電圧ＶＩＮが基準電圧ＶＲ１より
も低い電圧（“Ｌ”レベル）になると、ＮＰＮトランジ
スタ３８がオフ状態となり、出力端子６２からは“Ｈ”
レベルが出力され、他方、ＮＰＮトランジスタ３９はオ
ン状態となり、出力端子６３からは“Ｌ”レベルが出力
される。
【０００５】通常、基準電圧ＶＲ１は、入力電圧ＶＩＮ
の振幅の中心電圧（“Ｈ”レベルと“Ｈ”レベルの中間
レベル）に設定されており、入力電圧ＶＩＮが基準電圧
ＶＲ１より高くなる時間が速い程、そしてまた入力電圧
ＶＩＮが基準電圧ＶＲ１より低くなる時間が速い程、出
力端子６２および６３からの出力電圧における“Ｈ”レ
ベルと“Ｌ”レベル間の切替わり時間が短縮される。従
って、また入力電圧ＶＩＮの振幅が小さい程、そして入
力電圧ＶＩＮの立上りおよび立下りが速い程出力電圧の
“Ｈ”レベルと“Ｌ”レベル間の切替わり時間が短縮さ
れる。
の振幅の中心電圧（“Ｈ”レベルと“Ｈ”レベルの中間
レベル）に設定されており、入力電圧ＶＩＮが基準電圧
ＶＲ１より高くなる時間が速い程、そしてまた入力電圧
ＶＩＮが基準電圧ＶＲ１より低くなる時間が速い程、出
力端子６２および６３からの出力電圧における“Ｈ”レ
ベルと“Ｌ”レベル間の切替わり時間が短縮される。従
って、また入力電圧ＶＩＮの振幅が小さい程、そして入
力電圧ＶＩＮの立上りおよび立下りが速い程出力電圧の
“Ｈ”レベルと“Ｌ”レベル間の切替わり時間が短縮さ
れる。
【０００６】
【発明が解決しようとする課題】上述した従来の電流切
替型の論理回路においては、基準電圧ＶＲ１が所定レベ
ル値に固定されているため、入力電圧ＶＩＮの振幅を小
さくするか、または入力電圧ＶＩＮの立上り時間および
立下り時間を速くしないと、出力電圧の“Ｈ”レベルと
“Ｌ”レベル間の切替わり時間を速くすることができな
いという欠点がある。
替型の論理回路においては、基準電圧ＶＲ１が所定レベ
ル値に固定されているため、入力電圧ＶＩＮの振幅を小
さくするか、または入力電圧ＶＩＮの立上り時間および
立下り時間を速くしないと、出力電圧の“Ｈ”レベルと
“Ｌ”レベル間の切替わり時間を速くすることができな
いという欠点がある。
【０００７】
【課題を解決するための手段】本発明の電流切替型の論
理回路は、基準電圧発生回路を内蔵し、ＥＣＬゲートと
して機能する電流切替型の論理回路において、前記ＥＣ
Ｌゲートの入力端子と、前記基準電圧発生回路に対する
電圧制御信号の受入れ回路として機能するトランジスタ
のベースとを結合する容量素子を備えて構成される。
理回路は、基準電圧発生回路を内蔵し、ＥＣＬゲートと
して機能する電流切替型の論理回路において、前記ＥＣ
Ｌゲートの入力端子と、前記基準電圧発生回路に対する
電圧制御信号の受入れ回路として機能するトランジスタ
のベースとを結合する容量素子を備えて構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明がＥＣＬゲートに適用された
第１の実施例を示す回路図である。図１に示されるよう
に、本実施例は、ＮＰＮトランジスタ２、３および抵抗
４〜７により形成される基準電圧発生回路１と、ＮＰＮ
トランジスタ８〜１０および抵抗１１〜１４により形成
される１入力のＮＡＮＤ／ＡＮＤ ＥＣＬゲートと、
ＮＰＮトランジスタ３のゲートと入力端子５１とを結合
するコンデンサ１５とを備えて構成される。図１より明
らかなように、本実施例の従来例との相違点は、上述の
ように、ＮＰＮトランジスタ３のゲートと入力端子５１
とを結合するコンデンサ１５が付加されていることであ
り。
第１の実施例を示す回路図である。図１に示されるよう
に、本実施例は、ＮＰＮトランジスタ２、３および抵抗
４〜７により形成される基準電圧発生回路１と、ＮＰＮ
トランジスタ８〜１０および抵抗１１〜１４により形成
される１入力のＮＡＮＤ／ＡＮＤ ＥＣＬゲートと、
ＮＰＮトランジスタ３のゲートと入力端子５１とを結合
するコンデンサ１５とを備えて構成される。図１より明
らかなように、本実施例の従来例との相違点は、上述の
ように、ＮＰＮトランジスタ３のゲートと入力端子５１
とを結合するコンデンサ１５が付加されていることであ
り。
【００１０】図１において、入力電圧ＶＩＮが“Ｌ”レ
ベルから“Ｈ”レベルに立上る場合には、コンデンサ１
５を通して、一時的に基準電圧発生回路１に含まれるＮ
ＰＮトランジスタ３のベース電位が上昇し、ＮＰＮトラ
ンジスタ３のコレクタ電流が増加して、抵抗４の電圧降
下により節点Ｂの電位が低下し、これに応じて節点Ａの
電位即ち基準電圧ＶＲ１も低下する。従って、ＥＣＬゲ
ートの入力段を形成するＮＰＮトランジスタ８において
は、ＮＰＮトランジスタ９の動作を介して、動作状態が
急速にオフ状態からオン状態に切替わり、これに伴ない
ＮＰＮトランジスタ９においても、動作状態が急速にオ
ン状態からオフ状態に切替わる。また、逆に入力電圧Ｖ
ＩＮが“Ｈ”レベルから“Ｌ”レベルに立下る場合には
、コンデンサ１５を通して一時的にＮＰＮトランジスタ
３のベース電位が低下し、ＮＰＮトランジスタ３のコレ
クタ電流が減少して、節点Ｂの電位ひいては節点Ａの電
位即ち基準電圧ＶＲ１も上昇する。従って、ＮＰＮトラ
ンジスタ８においては、動作状態が急速にオン状態から
オフ状態に切替わり、これに対応して、ＮＰＮトランジ
スタ９においても、動作状態が急速にオフ状態からオン
状態に切替わる。
ベルから“Ｈ”レベルに立上る場合には、コンデンサ１
５を通して、一時的に基準電圧発生回路１に含まれるＮ
ＰＮトランジスタ３のベース電位が上昇し、ＮＰＮトラ
ンジスタ３のコレクタ電流が増加して、抵抗４の電圧降
下により節点Ｂの電位が低下し、これに応じて節点Ａの
電位即ち基準電圧ＶＲ１も低下する。従って、ＥＣＬゲ
ートの入力段を形成するＮＰＮトランジスタ８において
は、ＮＰＮトランジスタ９の動作を介して、動作状態が
急速にオフ状態からオン状態に切替わり、これに伴ない
ＮＰＮトランジスタ９においても、動作状態が急速にオ
ン状態からオフ状態に切替わる。また、逆に入力電圧Ｖ
ＩＮが“Ｈ”レベルから“Ｌ”レベルに立下る場合には
、コンデンサ１５を通して一時的にＮＰＮトランジスタ
３のベース電位が低下し、ＮＰＮトランジスタ３のコレ
クタ電流が減少して、節点Ｂの電位ひいては節点Ａの電
位即ち基準電圧ＶＲ１も上昇する。従って、ＮＰＮトラ
ンジスタ８においては、動作状態が急速にオン状態から
オフ状態に切替わり、これに対応して、ＮＰＮトランジ
スタ９においても、動作状態が急速にオフ状態からオン
状態に切替わる。
【００１１】即ち、コンデンサ１５の付加により、ＥＣ
Ｌゲートにおける入力電圧ＶＩＮの入力に対応する出力
端子５２および５３における出力電圧の立上りおよび立
下り時間が著しく短縮され、レベル切替りの速度が改善
される。
Ｌゲートにおける入力電圧ＶＩＮの入力に対応する出力
端子５２および５３における出力電圧の立上りおよび立
下り時間が著しく短縮され、レベル切替りの速度が改善
される。
【００１２】次に、本発明の第２の実施例について説明
する。図２に示されるのは、本実施例を示す回路図であ
り、第１の実施例の場合と同様に、本発明をＥＣＬゲー
トに適用した場合の一例を示している。図２に示される
ように、本実施例は、ＮＰＮトランジスタ１７、１８お
よび抵抗１９〜２２により形成される基準電圧発生回路
１６と、ＮＰＮトランジスタ２３〜２５および抵抗２６
〜２９により形成される１入力のＮＡＮＤ／ＡＮＤ
ＥＣＬゲートと、基準電圧発生回路１６に含まれるＮＰ
Ｎトランジスタ１８のゲートと入力端子５６とを結合す
るダイオード３０とを備えて構成される。図２より明ら
かなように、本実施例の第１の実施例との相違点は、上
述のように、ＮＰＮトランジスタ１８のゲートと入力端
子５６とを結合する回路素子が、コンデンサからダイオ
ードに変えられていることである。
する。図２に示されるのは、本実施例を示す回路図であ
り、第１の実施例の場合と同様に、本発明をＥＣＬゲー
トに適用した場合の一例を示している。図２に示される
ように、本実施例は、ＮＰＮトランジスタ１７、１８お
よび抵抗１９〜２２により形成される基準電圧発生回路
１６と、ＮＰＮトランジスタ２３〜２５および抵抗２６
〜２９により形成される１入力のＮＡＮＤ／ＡＮＤ
ＥＣＬゲートと、基準電圧発生回路１６に含まれるＮＰ
Ｎトランジスタ１８のゲートと入力端子５６とを結合す
るダイオード３０とを備えて構成される。図２より明ら
かなように、本実施例の第１の実施例との相違点は、上
述のように、ＮＰＮトランジスタ１８のゲートと入力端
子５６とを結合する回路素子が、コンデンサからダイオ
ードに変えられていることである。
【００１３】このダイオード３０は、アノード側がＮＰ
Ｎトランジスタ１８のゲートに接続され、カソード側が
入力端子５６に接続されている。この場合においては、
ＮＰＮトランジスタ１８のゲートと入力端子５６とを結
合する回路要素として、ダイオードのＰＮ接合容量を利
用しているために、比較的小さい占有面積にて大きい容
量が得られるという利点がある。即ち、第１の実施例に
おけるコンデンサ１５の代替容量として、占有面積の小
さいダイオード３０が用いられているということである
。その他のＥＣＬゲートとしての動作については、第１
の実施例の場合と全く同様である。
Ｎトランジスタ１８のゲートに接続され、カソード側が
入力端子５６に接続されている。この場合においては、
ＮＰＮトランジスタ１８のゲートと入力端子５６とを結
合する回路要素として、ダイオードのＰＮ接合容量を利
用しているために、比較的小さい占有面積にて大きい容
量が得られるという利点がある。即ち、第１の実施例に
おけるコンデンサ１５の代替容量として、占有面積の小
さいダイオード３０が用いられているということである
。その他のＥＣＬゲートとしての動作については、第１
の実施例の場合と全く同様である。
【００１４】
【発明の効果】以上説明したように、本発明は、ＥＣＬ
ゲートに適用されて、入力電圧の振幅を小さく抑制する
こと、ならびに前記入力電圧の立上り／立下り時間を速
くすることという制約を受けることなしに、出力電圧に
おけるレベル切替わり時間を短縮することができるとい
う効果がある。
ゲートに適用されて、入力電圧の振幅を小さく抑制する
こと、ならびに前記入力電圧の立上り／立下り時間を速
くすることという制約を受けることなしに、出力電圧に
おけるレベル切替わり時間を短縮することができるとい
う効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１、１６、３１ 基準電圧発生回路２、３、８〜
１０、１７、１８、２３〜２５、３２、３３、３８〜４
０ ＮＰＮトランジスタ４〜７、１１〜１４、１
９〜２２、２６〜２９、３４〜３７、４１〜４４抵抗 １５ コンデンサ ３０ ダイオード
１０、１７、１８、２３〜２５、３２、３３、３８〜４
０ ＮＰＮトランジスタ４〜７、１１〜１４、１
９〜２２、２６〜２９、３４〜３７、４１〜４４抵抗 １５ コンデンサ ３０ ダイオード
Claims (1)
- 【請求項１】 基準電圧発生回路を内蔵し、ＥＣＬゲ
ートとして機能する電流切替型の論理回路において、前
記ＥＣＬゲートの入力端子と、前記基準電圧発生回路に
対する電圧制御信号の受入れ回路として機能するトラン
ジスタのベースとを結合する容量素子を備えることを特
徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11518091A JPH04343521A (ja) | 1991-05-21 | 1991-05-21 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11518091A JPH04343521A (ja) | 1991-05-21 | 1991-05-21 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343521A true JPH04343521A (ja) | 1992-11-30 |
Family
ID=14656336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11518091A Pending JPH04343521A (ja) | 1991-05-21 | 1991-05-21 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338780A (ja) * | 1993-05-26 | 1994-12-06 | Nec Corp | Ｅｃｌ型論理回路 |
-
1991
- 1991-05-21 JP JP11518091A patent/JPH04343521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338780A (ja) * | 1993-05-26 | 1994-12-06 | Nec Corp | Ｅｃｌ型論理回路 |
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