JPH04345208A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH04345208A JPH04345208A JP4041883A JP4188392A JPH04345208A JP H04345208 A JPH04345208 A JP H04345208A JP 4041883 A JP4041883 A JP 4041883A JP 4188392 A JP4188392 A JP 4188392A JP H04345208 A JPH04345208 A JP H04345208A
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- 230000005669 field effect Effects 0.000 claims abstract description 3
- 230000008878 coupling Effects 0.000 claims 4
- 238000010168 coupling process Methods 0.000 claims 4
- 238000005859 coupling reaction Methods 0.000 claims 4
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 abstract 1
- 230000006870 function Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004146 energy storage Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はスイッチ回路、特に、パ
ワーオンリセット回路に関する。
ワーオンリセット回路に関する。
【０００２】
【技術の背景】ここで使用される用語としてのパワーオ
ンリセット回路は、回路に初期電源を印加するか、或い
はその電源の中断により瞬間的に出力信号を発生する回
路である。そのような回路は、例えば、カウンター，レ
ジスター，メモリ，或いは他の回路を所定の初期状態に
設定するために使用される。
ンリセット回路は、回路に初期電源を印加するか、或い
はその電源の中断により瞬間的に出力信号を発生する回
路である。そのような回路は、例えば、カウンター，レ
ジスター，メモリ，或いは他の回路を所定の初期状態に
設定するために使用される。
【０００３】特定の用途を有するパワーオンリセット回
路の選択は、以下の１つ以上の基準を必要とする。すな
わち、集積回路の形における静的、かつ、ダイナミック
な応答，動作電圧範囲，待機状態における電力消費，及
び実施の容易性に関する基準である。静的、かつ、ダイ
ナミックの応答は、回路動作が本質的に供給電圧の立ち
上がり時間と無関係になるようになされるべきである。 動作電圧範囲は、リセット回路が利用される装置の動作
範囲を限定する一方、使用される装置よりも高い電圧を
必要としないようになされるべきである。待機状態の電
力消費は、最小で理想的には０であるべきである。最後
に、不可能でなければ、その回路は集積回路としての実
施を困難にするような大きな素子（高価なコンデンサの
ような）を、物理的に必要としてはならない。
路の選択は、以下の１つ以上の基準を必要とする。すな
わち、集積回路の形における静的、かつ、ダイナミック
な応答，動作電圧範囲，待機状態における電力消費，及
び実施の容易性に関する基準である。静的、かつ、ダイ
ナミックの応答は、回路動作が本質的に供給電圧の立ち
上がり時間と無関係になるようになされるべきである。 動作電圧範囲は、リセット回路が利用される装置の動作
範囲を限定する一方、使用される装置よりも高い電圧を
必要としないようになされるべきである。待機状態の電
力消費は、最小で理想的には０であるべきである。最後
に、不可能でなければ、その回路は集積回路としての実
施を困難にするような大きな素子（高価なコンデンサの
ような）を、物理的に必要としてはならない。
【０００４】上記の多くの基準を満足する公知な回路は
、１９７４年５月７日にＡ．Ｗ．Ｙｏｕｎｇに与えられ
た米国特許第３．８０９．９２６号，発明の名称「ウィ
ンドー検出回路」，１９７７年８月にＲ．Ｇ．Ｓｔｅｗ
ａｒｔに与えられた米国特許第４．０４５．６８８号，
発明の名称「パワーオンリセット回路」及び１９８６年
６月１０日にＲ．Ｇ．Ｐｏｌｌａｃｈｅｋに与えられた
米国特許第４．５９４．５１８号，発明の名称「電圧ラ
イン検知回路」に示され、かつ、記載されている。
、１９７４年５月７日にＡ．Ｗ．Ｙｏｕｎｇに与えられ
た米国特許第３．８０９．９２６号，発明の名称「ウィ
ンドー検出回路」，１９７７年８月にＲ．Ｇ．Ｓｔｅｗ
ａｒｔに与えられた米国特許第４．０４５．６８８号，
発明の名称「パワーオンリセット回路」及び１９８６年
６月１０日にＲ．Ｇ．Ｐｏｌｌａｃｈｅｋに与えられた
米国特許第４．５９４．５１８号，発明の名称「電圧ラ
イン検知回路」に示され、かつ、記載されている。
【０００５】本発明は動作電圧が第１の閾値を超えると
きを検知するための手段と、動作電圧が第２の閾値より
低下したときを検知する手段を含む新規で改良された回
路に向けられている。本発明の回路は、更に以下に説明
される他の有利な動作特性を含む。
きを検知するための手段と、動作電圧が第２の閾値より
低下したときを検知する手段を含む新規で改良された回
路に向けられている。本発明の回路は、更に以下に説明
される他の有利な動作特性を含む。
【０００６】
【発明の概要】本発明を実施するバワーオンリセット（
ＰＯＲ）回路は、第１と第２の電源端子の間に加えられ
る動作電位の振幅が第１の値を超え、動作電位が第２の
値より低下するときを検知するための手段を含む。
ＰＯＲ）回路は、第１と第２の電源端子の間に加えられ
る動作電位の振幅が第１の値を超え、動作電位が第２の
値より低下するときを検知するための手段を含む。
【０００７】実施例において、その回路は第１の電源端
子と第１の節点の間に直列に接続された導電通路を有す
る第１の導電型の第１，及び第２のＩＧＦＥＴと、第１
の節点と第２の電源端子の間に直列に接続された導電通
路を有する第２の導電型の第３，及び第４のＩＧＦＥＴ
を含む。インバータが第１の節点に入力で接続されてい
る。そのインバータの出力は電源が上昇（ｒａｍｐｕｐ
）するとき導通する電圧レベルを制御するために第３と
第４のＩＧＦＥＴの導電通路の交点に帰還手段を介して
結合され、また、電源が降下（ｒａｍｐｄｏｗｎ）する
とき第２のＩＧＦＥＴが導通する電圧レベルを制御する
ために第１と第２のＩＧＦＥＴの導電通路の交点に帰還
手段を介して結合される。
子と第１の節点の間に直列に接続された導電通路を有す
る第１の導電型の第１，及び第２のＩＧＦＥＴと、第１
の節点と第２の電源端子の間に直列に接続された導電通
路を有する第２の導電型の第３，及び第４のＩＧＦＥＴ
を含む。インバータが第１の節点に入力で接続されてい
る。そのインバータの出力は電源が上昇（ｒａｍｐｕｐ
）するとき導通する電圧レベルを制御するために第３と
第４のＩＧＦＥＴの導電通路の交点に帰還手段を介して
結合され、また、電源が降下（ｒａｍｐｄｏｗｎ）する
とき第２のＩＧＦＥＴが導通する電圧レベルを制御する
ために第１と第２のＩＧＦＥＴの導電通路の交点に帰還
手段を介して結合される。
【０００８】
【実施例】絶縁ゲート型電界効果トランジスタ（ＩＧＦ
ＥＴ）は、本発明を実施するのに利用される好ましいア
クティブ素子である。この理由により、図面において回
路はそのトランジスタを採用して説明される。しかし、
これは他の適当な素子の使用を排除するものではなく、
この目的のためにクレームを限定することなく使用され
るときに用語「トランジスタ」が一般的な意味で使用さ
れる。
ＥＴ）は、本発明を実施するのに利用される好ましいア
クティブ素子である。この理由により、図面において回
路はそのトランジスタを採用して説明される。しかし、
これは他の適当な素子の使用を排除するものではなく、
この目的のためにクレームを限定することなく使用され
るときに用語「トランジスタ」が一般的な意味で使用さ
れる。
【０００９】図において、Ｐ導電型のエンハンスメント
型ＩＧＦＥＴは文字Ｐの後に引用数字を付けて示されて
おり、Ｎ導電型のエンハンスメント型ＩＧＦＥＴは文字
Ｎの後に引用数字を付けて示されている。ＩＧＦＥＴの
特性は周知であり、詳細に説明する必要はない。しかし
、続く説明の明確な理解のために本発明に関するＩＧＦ
ＥＴの定義と特性は以下に説明される。
型ＩＧＦＥＴは文字Ｐの後に引用数字を付けて示されて
おり、Ｎ導電型のエンハンスメント型ＩＧＦＥＴは文字
Ｎの後に引用数字を付けて示されている。ＩＧＦＥＴの
特性は周知であり、詳細に説明する必要はない。しかし
、続く説明の明確な理解のために本発明に関するＩＧＦ
ＥＴの定義と特性は以下に説明される。
【００１０】１．ＩＧＦＥＴは導電通路の終点を定義す
るソース，及びドレインと称される第１，及び第２の電
極と、加えられる電圧が導電通路の導電率を決定する制
御電極（ゲート）を有する。Ｐ型ＩＧＦＥＴにとってソ
ース電極はそこに加えられる最も高い電位を有する第１
，及び第２の電極の電極として定義される。Ｎ型ＩＧＦ
ＥＴにとって、ソース電極はそこに加えられる最も低い
電位を有する第１，及び第２の電極の電極として定義さ
れる。 ２．使用される素子は可能化信号が制御電極に与えられ
るとき、電流が第１，及び第２の電極によって定義され
る導電通路の何れの方向にも流れるという意味において
両方向性である。 ３．発生する導通にとって加えられるゲート対ソース電
位（Ｖｇｓ）は、ソースに対してゲートを順方向にバイ
アスする方向でなければならず、かつ、閾値電圧（Ｖｔ
）として定義される与えられた値よりも大きくなければ
ならない。従って、加えられた電圧（Ｖｇｓ）がトラン
ジスタを順方向にバイアスする方向にあるが、閾値電圧
（Ｖｔ）よりも振幅が小さいとき、トランジスタはオフ
のままであり、実質的に導通チャンネルには電流が流れ
ない。 ４．ソースフォロアーとして使用されるとき、ソース電
極の電圧（Ｖｓ）はゲートに加えられる信号（Ｖｇ）に
追従するが、素子の閾値電圧（Ｖｔ）に等しい振幅の電
圧だけゲートに対してオフセットされる（Ｖｓ＝Ｖｇ−
Ｖｔ）。
るソース，及びドレインと称される第１，及び第２の電
極と、加えられる電圧が導電通路の導電率を決定する制
御電極（ゲート）を有する。Ｐ型ＩＧＦＥＴにとってソ
ース電極はそこに加えられる最も高い電位を有する第１
，及び第２の電極の電極として定義される。Ｎ型ＩＧＦ
ＥＴにとって、ソース電極はそこに加えられる最も低い
電位を有する第１，及び第２の電極の電極として定義さ
れる。 ２．使用される素子は可能化信号が制御電極に与えられ
るとき、電流が第１，及び第２の電極によって定義され
る導電通路の何れの方向にも流れるという意味において
両方向性である。 ３．発生する導通にとって加えられるゲート対ソース電
位（Ｖｇｓ）は、ソースに対してゲートを順方向にバイ
アスする方向でなければならず、かつ、閾値電圧（Ｖｔ
）として定義される与えられた値よりも大きくなければ
ならない。従って、加えられた電圧（Ｖｇｓ）がトラン
ジスタを順方向にバイアスする方向にあるが、閾値電圧
（Ｖｔ）よりも振幅が小さいとき、トランジスタはオフ
のままであり、実質的に導通チャンネルには電流が流れ
ない。 ４．ソースフォロアーとして使用されるとき、ソース電
極の電圧（Ｖｓ）はゲートに加えられる信号（Ｖｇ）に
追従するが、素子の閾値電圧（Ｖｔ）に等しい振幅の電
圧だけゲートに対してオフセットされる（Ｖｓ＝Ｖｇ−
Ｖｔ）。
【００１１】図１において、ＩＧＦＥＴＰ１と抵抗Ｒ１
を含んだ第１ステージが示されている。Ｐ１のソースは
電源端子１８に接続され、それに電位Ｖｓｓに対して正
である動作電圧，或いは電源端子２０に加えられる大地
電圧が加えられる。Ｐ１のゲート，及びドレインは、抵
抗Ｒ１を介して端子２０に戻される節点２４に接続され
ている。このように接続されてＰ１は、端子１８に加え
られる動作電圧Ｖｄに等しい電圧（Ｖ２４）からＰ１の
閾値電圧降下（ＶＴ ）を差し引いた電圧を節点２４で
発生させるためのダイオードとして機能する（Ｖ２４＝
Ｖｄ−ＶＴ ）。端子１８に加えられる動作電圧Ｖｄは
、その回路の正の最大電圧であり、それはＶＤＤボルト
の最大振幅を有する。
を含んだ第１ステージが示されている。Ｐ１のソースは
電源端子１８に接続され、それに電位Ｖｓｓに対して正
である動作電圧，或いは電源端子２０に加えられる大地
電圧が加えられる。Ｐ１のゲート，及びドレインは、抵
抗Ｒ１を介して端子２０に戻される節点２４に接続され
ている。このように接続されてＰ１は、端子１８に加え
られる動作電圧Ｖｄに等しい電圧（Ｖ２４）からＰ１の
閾値電圧降下（ＶＴ ）を差し引いた電圧を節点２４で
発生させるためのダイオードとして機能する（Ｖ２４＝
Ｖｄ−ＶＴ ）。端子１８に加えられる動作電圧Ｖｄは
、その回路の正の最大電圧であり、それはＶＤＤボルト
の最大振幅を有する。
【００１２】第１ステージの出力（節点２４）は、Ｐ導
電型の２つのＩＧＦＥＴＰ２，Ｐ３と、Ｎ導電型の２つ
のＩＧＦＥＴＮ１，Ｎ２より成る複合インバータである
第２ステージの入力に接続されている。ＩＧＦＥＴＰ２
，Ｐ３，Ｎ１，及びＮ２のゲートは全て節点２４に接続
されている。Ｐ２のソースは端子１８に接続され、その
ドレインは節点２１に接続され、節点２１に対してＰ３
のソース，及びＮ３のドレインが接続されている。Ｐ３
のドレインは節点２５に接続され、節点２５に対してＮ
１のドレインとＰ４とＮ４のゲートが接続されている。 Ｎ１のソースは節点２７に接続され、節点２７に対して
Ｎ２のドレインとＰ５のドレインが接続されている。Ｎ
２，Ｎ４，及びＮ５のソースは端子２０に接続され、Ｐ
４，Ｐ５のソースは端子１８に接続されている。
電型の２つのＩＧＦＥＴＰ２，Ｐ３と、Ｎ導電型の２つ
のＩＧＦＥＴＮ１，Ｎ２より成る複合インバータである
第２ステージの入力に接続されている。ＩＧＦＥＴＰ２
，Ｐ３，Ｎ１，及びＮ２のゲートは全て節点２４に接続
されている。Ｐ２のソースは端子１８に接続され、その
ドレインは節点２１に接続され、節点２１に対してＰ３
のソース，及びＮ３のドレインが接続されている。Ｐ３
のドレインは節点２５に接続され、節点２５に対してＮ
１のドレインとＰ４とＮ４のゲートが接続されている。 Ｎ１のソースは節点２７に接続され、節点２７に対して
Ｎ２のドレインとＰ５のドレインが接続されている。Ｎ
２，Ｎ４，及びＮ５のソースは端子２０に接続され、Ｐ
４，Ｐ５のソースは端子１８に接続されている。
【００１３】以上のように接続されているので、第２ス
テージの出力（節点２５）は、中間制御ステージの入力
，ＩＧＦＥＴＰ４，及びＮ４より成るインバータ１４に
加えられ、Ｐ４，及びＮ４のドレインは出力節点５に接
続され、出力節点５に対してＰ５，及びＮ３のゲートが
接続されている。Ｎ３のソースは節点２６に接続され、
節点２６に対してＮ５のゲートとドレインが接続されて
いる。Ｎ５は「ダイオード」として接続されており、電
源がそれに加えられると節点２６の電位を大地電位以上
のＶＴ ボルトに上げるように機能する。これによって
、節点２１がＶＴＮ電圧以下の電圧にクランプされるの
を防ぐ。インパータＩ４の出力（節点５）はＮ３，及び
Ｎ５より成る第１の帰還ネットワークを介してＰ２，及
びＰ３の交点において節点２１に帰還され、Ｐ５より成
る第２の帰還ネットワークを介してＮ１，及びＮ２の交
点において節点２７に帰還される。Ｉ４の出力，及び第
２の帰還ネットワークＰ５は電源が上昇されるときＮ１
のオンのときを決定する。Ｉ４の出力と第１の帰還ネッ
トワークＮ３，Ｎ５は電源が降下されるときにＰ３のオ
ンするときを決定する。インバータＩ４の出力５は、Ｉ
ＧＦＥＴＰ６，及びＮ６より成る出力相補インバータＩ
６の入力に結合されている。
テージの出力（節点２５）は、中間制御ステージの入力
，ＩＧＦＥＴＰ４，及びＮ４より成るインバータ１４に
加えられ、Ｐ４，及びＮ４のドレインは出力節点５に接
続され、出力節点５に対してＰ５，及びＮ３のゲートが
接続されている。Ｎ３のソースは節点２６に接続され、
節点２６に対してＮ５のゲートとドレインが接続されて
いる。Ｎ５は「ダイオード」として接続されており、電
源がそれに加えられると節点２６の電位を大地電位以上
のＶＴ ボルトに上げるように機能する。これによって
、節点２１がＶＴＮ電圧以下の電圧にクランプされるの
を防ぐ。インパータＩ４の出力（節点５）はＮ３，及び
Ｎ５より成る第１の帰還ネットワークを介してＰ２，及
びＰ３の交点において節点２１に帰還され、Ｐ５より成
る第２の帰還ネットワークを介してＮ１，及びＮ２の交
点において節点２７に帰還される。Ｉ４の出力，及び第
２の帰還ネットワークＰ５は電源が上昇されるときＮ１
のオンのときを決定する。Ｉ４の出力と第１の帰還ネッ
トワークＮ３，Ｎ５は電源が降下されるときにＰ３のオ
ンするときを決定する。インバータＩ４の出力５は、Ｉ
ＧＦＥＴＰ６，及びＮ６より成る出力相補インバータＩ
６の入力に結合されている。
【００１４】Ｉ６の入力を形成するＰ６とＮ６のゲート
は節点５に接続され、Ｐ６とＮ６のソースはそれぞれ端
子１８，２０に接続され、それらのドレインは出力節点
６に接続され、出力節点６においてＰＯＲ−ＯＵＴ信号
が発生する。インバータＩ６はパワーオン回路をシステ
ムの残りの部分（図示せず）から隔離するバッファとし
て機能する。図１の回路において、Ｐ型素子の基板は全
て端子１８に戻され、Ｎ型素子の基板は全て端子２０に
戻される。
は節点５に接続され、Ｐ６とＮ６のソースはそれぞれ端
子１８，２０に接続され、それらのドレインは出力節点
６に接続され、出力節点６においてＰＯＲ−ＯＵＴ信号
が発生する。インバータＩ６はパワーオン回路をシステ
ムの残りの部分（図示せず）から隔離するバッファとし
て機能する。図１の回路において、Ｐ型素子の基板は全
て端子１８に戻され、Ｎ型素子の基板は全て端子２０に
戻される。
【００１５】図１の回路の動作は図２の波形図により説
明される。
明される。
【００１６】端子２０に加えられる電位Ｖｓｓは大地電
位であると仮定する。更に、端子１８に加えられる電位
Ｖｄは初期において大地電位であり、図１の回路の全て
の節点は大地に放電されていると仮定する。Ｖｄは図２
に示されるように、ＶＤＤｄボルトの全電位に向かって
上昇すると仮定する。Ｖｄは０からＶＤＤｄボルトに正
方向に上昇するので、以下の条件が存在し、かつ、発生
する。
位であると仮定する。更に、端子１８に加えられる電位
Ｖｄは初期において大地電位であり、図１の回路の全て
の節点は大地に放電されていると仮定する。Ｖｄは図２
に示されるように、ＶＤＤｄボルトの全電位に向かって
上昇すると仮定する。Ｖｄは０からＶＤＤｄボルトに正
方向に上昇するので、以下の条件が存在し、かつ、発生
する。
【００１７】１．節点２４はＶｄがＰ１の閾値電圧ＶＴ
を超えるまで０ボルトに留まる。その後、Ｖ２４はＰ
１のＶｄ−ＶＴ に等しくなる。 ２．端子１８の電位が節点２４の電圧をＶＴ ボルト，
或いはそれ以上を超えるとすぐにＰ２はオンし、Ｐ３は
オンしてＶｄが増加するように節点２５の電圧Ｖ２５が
上昇する。 ３．Ｖｄが増加してＶ２５がＶＴ ボルトを越して上昇
すると、Ｎ４はオンしＰ４はオフになる。Ｎ４がオンす
ると節点５の電圧（初期において０ボルトであり、Ｐ５
を介してＶｄに追従しようとする）はＮ４の導電通路を
介して０ボルトにクランプされる。 ４．節点５において発生する０ボルトは、Ｐ５がオンし
て節点２７において正のバイアス電圧Ｖｘを発生する。 節点２７におけるこの正のバイアス電圧を加える意味は
、節点２４の電圧Ｖ２４が節点２７の電圧Ｖ２７をＶＴ
ボルトだけ越すまでＮ１がオンできないということで
ある。 ５．Ｖ２４がもっと正になるとトランジスタＮ２がもっ
と導電性になる。しかし、節点２７において発生する電
圧は、Ｐ５とＮ２のインピーダンスの関数である値を有
する。Ｐ５とＮ２は端子１８と大地の間に接続される電
圧分割器として機能し、Ｎ１のソースは節点２７におい
て分割器に沿って接続される。Ｐ５はＮ２に対してイン
ピーダンスを小さく，或いは大きくすると、オンするＮ
１の電圧が制御される。 ６．図２においてｔ２で表される時間においてＶ２４は
ＶＴ ボルトだけＶ２７を越していると仮定する。その
ようになると、Ｎ１はオンし、節点２５は大地に向かっ
て放電する。これによって、Ｐ４がオンし、Ｎ４がオフ
になる。Ｐ４がオンになると節点５がＶｄになり、Ｐ５
をオフにしてＮ１とＮ２の導電通路を介して節点２５と
２７の大地に対する放電を加速する。 ７．時間ｔ０から時間ｔ２への初期の上昇周期の間、Ｖ
５は大地電位にあってＰ６をオンさせる。従って、時間
ｔ２まで節点６の出力電圧（ＶＰＯＲ ）はＶｄと同じ
割合で上昇する。しかし、時間ｔ２においてＶ５がＶｄ
ボルトにスイッチさせられると、Ｐ６がオフになりＮ６
がオンしてＶＰＯＲ が大地にクランプされる。 ８．時間ｔ２においてＶ５はＶｄボルトにスイッチさせ
られると、ＶｄボルトがＮ３のゲートに加えられ、それ
をオンにする。Ｎ３がオンすると、それが導電通路，及
び大地に接続されたダイオードＮ５を介して節点２１を
クランプする。効果においてＮ３のオンは、Ｎ３のＶＴ
にＮ５のドレイン対ソース（或いはゲート対ソース）
の電圧を加算した電圧に等しいバイアス電圧ＶＹ を節
点２１において設定する。このバイアス電圧ＶＹ はＰ
３をオフにしてＶ２４がＰ３の閾値電圧ＶＴ だけＶ２
１より低くなるまでＰ３がオンになるのを妨げる。従っ
て、時間ｔ２においてＶ５はＶｄボルトになるが、Ｖ２
５とＶ２７は大地に駆動され、Ｖ２１は図２に示される
ように、Ｎ３とＮ５の導電通路にかかる電圧（ＶＴ ボ
ルトより大なる電圧）に等しい電圧ＶＹ に駆動される
。
を超えるまで０ボルトに留まる。その後、Ｖ２４はＰ
１のＶｄ−ＶＴ に等しくなる。 ２．端子１８の電位が節点２４の電圧をＶＴ ボルト，
或いはそれ以上を超えるとすぐにＰ２はオンし、Ｐ３は
オンしてＶｄが増加するように節点２５の電圧Ｖ２５が
上昇する。 ３．Ｖｄが増加してＶ２５がＶＴ ボルトを越して上昇
すると、Ｎ４はオンしＰ４はオフになる。Ｎ４がオンす
ると節点５の電圧（初期において０ボルトであり、Ｐ５
を介してＶｄに追従しようとする）はＮ４の導電通路を
介して０ボルトにクランプされる。 ４．節点５において発生する０ボルトは、Ｐ５がオンし
て節点２７において正のバイアス電圧Ｖｘを発生する。 節点２７におけるこの正のバイアス電圧を加える意味は
、節点２４の電圧Ｖ２４が節点２７の電圧Ｖ２７をＶＴ
ボルトだけ越すまでＮ１がオンできないということで
ある。 ５．Ｖ２４がもっと正になるとトランジスタＮ２がもっ
と導電性になる。しかし、節点２７において発生する電
圧は、Ｐ５とＮ２のインピーダンスの関数である値を有
する。Ｐ５とＮ２は端子１８と大地の間に接続される電
圧分割器として機能し、Ｎ１のソースは節点２７におい
て分割器に沿って接続される。Ｐ５はＮ２に対してイン
ピーダンスを小さく，或いは大きくすると、オンするＮ
１の電圧が制御される。 ６．図２においてｔ２で表される時間においてＶ２４は
ＶＴ ボルトだけＶ２７を越していると仮定する。その
ようになると、Ｎ１はオンし、節点２５は大地に向かっ
て放電する。これによって、Ｐ４がオンし、Ｎ４がオフ
になる。Ｐ４がオンになると節点５がＶｄになり、Ｐ５
をオフにしてＮ１とＮ２の導電通路を介して節点２５と
２７の大地に対する放電を加速する。 ７．時間ｔ０から時間ｔ２への初期の上昇周期の間、Ｖ
５は大地電位にあってＰ６をオンさせる。従って、時間
ｔ２まで節点６の出力電圧（ＶＰＯＲ ）はＶｄと同じ
割合で上昇する。しかし、時間ｔ２においてＶ５がＶｄ
ボルトにスイッチさせられると、Ｐ６がオフになりＮ６
がオンしてＶＰＯＲ が大地にクランプされる。 ８．時間ｔ２においてＶ５はＶｄボルトにスイッチさせ
られると、ＶｄボルトがＮ３のゲートに加えられ、それ
をオンにする。Ｎ３がオンすると、それが導電通路，及
び大地に接続されたダイオードＮ５を介して節点２１を
クランプする。効果においてＮ３のオンは、Ｎ３のＶＴ
にＮ５のドレイン対ソース（或いはゲート対ソース）
の電圧を加算した電圧に等しいバイアス電圧ＶＹ を節
点２１において設定する。このバイアス電圧ＶＹ はＰ
３をオフにしてＶ２４がＰ３の閾値電圧ＶＴ だけＶ２
１より低くなるまでＰ３がオンになるのを妨げる。従っ
て、時間ｔ２においてＶ５はＶｄボルトになるが、Ｖ２
５とＶ２７は大地に駆動され、Ｖ２１は図２に示される
ように、Ｎ３とＮ５の導電通路にかかる電圧（ＶＴ ボ
ルトより大なる電圧）に等しい電圧ＶＹ に駆動される
。
【００１８】図１の回路はＶｄが０ボルトから所定の閾
値レベルを超える電圧（すなわち、ＶＴ ＋Ｖ２７）に
上昇するとき、節点６において正に向かうパワーオンリ
セット出力パルス（ＰＯＲ−ＯＵＴ）を発生する。時間
ｔ２においてＶｄがＶＴ ＋Ｖ２７の値を超えている限
り、ＰＯＲ回路はもはや状態変化せず、ＶＰＯＲ は０
ボルト，或いはそれに近い値に留まる。
値レベルを超える電圧（すなわち、ＶＴ ＋Ｖ２７）に
上昇するとき、節点６において正に向かうパワーオンリ
セット出力パルス（ＰＯＲ−ＯＵＴ）を発生する。時間
ｔ２においてＶｄがＶＴ ＋Ｖ２７の値を超えている限
り、ＰＯＲ回路はもはや状態変化せず、ＶＰＯＲ は０
ボルト，或いはそれに近い値に留まる。
【００１９】図１のＰＯＲ回路はＶｄの振幅が特定の閾
値レベル以下になると、出力パルスを発生することが示
されている。
値レベル以下になると、出力パルスを発生することが示
されている。
【００２０】Ｖｄが減ずると回路はＰ３が時間ｔ４にお
いてオンになるまで上述した状態に留まる。Ｖ２４が節
点２１の電圧ＶＹ より低いＶＴ ボルトになると、Ｐ
３がオンする。そのようになると、Ｐ３がオンしてＰ２
とＰ３を介して節点２５に向かって導通し、Ｖ２５の電
位をＶｄボルトに引き上げる。Ｖｄは減少しているので
、Ｎ１とＮ２はもはや動作しなくなり、従って、Ｐ２と
Ｐ３はＶ２５をＶｄボルトに向かって正方向に変化させ
る。 節点２５における電位の上昇はＶ２５がＶｄのＶＴ ボ
ルの範囲に入るとＰ４がオフになり、Ｎ４がオンして節
点５の電位がＶｄボルトから大地電位に切り替えさせる
ように作用する。節点５の電圧を大地にクランプすると
、Ｎ３がオフになり、Ｎ２５をＰ２とＰ３を介してＶｄ
ボルトに引き込むのを加速する。同時に、Ｐ５のゲート
に加えられる大地電位は、それをオンにしＮ１をオフに
する方向でバイアス電位を節点２７に加える。同時に、
節点５を大地にクランプすると、Ｐ６がオンしＮ６がオ
フになり、正のパルスが出力端子においてＰ６を介して
発生させられる。Ｖｄが大地に降下すると正に向かうパ
ルスは大地に向かって衰える。
いてオンになるまで上述した状態に留まる。Ｖ２４が節
点２１の電圧ＶＹ より低いＶＴ ボルトになると、Ｐ
３がオンする。そのようになると、Ｐ３がオンしてＰ２
とＰ３を介して節点２５に向かって導通し、Ｖ２５の電
位をＶｄボルトに引き上げる。Ｖｄは減少しているので
、Ｎ１とＮ２はもはや動作しなくなり、従って、Ｐ２と
Ｐ３はＶ２５をＶｄボルトに向かって正方向に変化させ
る。 節点２５における電位の上昇はＶ２５がＶｄのＶＴ ボ
ルの範囲に入るとＰ４がオフになり、Ｎ４がオンして節
点５の電位がＶｄボルトから大地電位に切り替えさせる
ように作用する。節点５の電圧を大地にクランプすると
、Ｎ３がオフになり、Ｎ２５をＰ２とＰ３を介してＶｄ
ボルトに引き込むのを加速する。同時に、Ｐ５のゲート
に加えられる大地電位は、それをオンにしＮ１をオフに
する方向でバイアス電位を節点２７に加える。同時に、
節点５を大地にクランプすると、Ｐ６がオンしＮ６がオ
フになり、正のパルスが出力端子においてＰ６を介して
発生させられる。Ｖｄが大地に降下すると正に向かうパ
ルスは大地に向かって衰える。
【００２１】従って、図１の回路は電源電圧が所定の閾
値以下に低下するときに、出力パルスを提供する。図１
の回路は、従って、２つの閾値を有し、１つの閾値は電
源が上昇しているときパルスが発生させられる点を制御
し、他の閾値は電源が降下しているときにパルスが発生
させられる点を制御する。
値以下に低下するときに、出力パルスを提供する。図１
の回路は、従って、２つの閾値を有し、１つの閾値は電
源が上昇しているときパルスが発生させられる点を制御
し、他の閾値は電源が降下しているときにパルスが発生
させられる点を制御する。
【００２２】
【発明の効果】図１の回路では、コンデンサーが使用さ
れておらず、従って、図１の回路は電源ランプ速度の広
い範囲に応答することができることが明らかである。
れておらず、従って、図１の回路は電源ランプ速度の広
い範囲に応答することができることが明らかである。
【００２３】本発明のパワーオンリセット（ＰＯＲ）回
路は、電源が変化する上昇速度を有する車両環境，限定
された調整，及び広い範囲の電気雑音に対する高い感受
性を有する動作を目的にして設計された。しかし、本発
明はこの用途に限定されない。本発明のＰＯＲ回路は、
エネルギーを蓄積する素子が典型的に有する特定の電圧
閾値の検知に対する遅れ，或いは通常望ましくない出力
の応答慣性を伴うのでそのようなエネルギー蓄積素子（
すなわち、コンデンサー）を使用していない。一般に本
発明のＰＯＲ回路は、発振回路，ピーク対ピーク雑音検
出器，及び遅れ／タイミングパルス発生器におけるよう
な比較的単純な二重値閾値検出器が必要とされるときは
いつでも使用できる。
路は、電源が変化する上昇速度を有する車両環境，限定
された調整，及び広い範囲の電気雑音に対する高い感受
性を有する動作を目的にして設計された。しかし、本発
明はこの用途に限定されない。本発明のＰＯＲ回路は、
エネルギーを蓄積する素子が典型的に有する特定の電圧
閾値の検知に対する遅れ，或いは通常望ましくない出力
の応答慣性を伴うのでそのようなエネルギー蓄積素子（
すなわち、コンデンサー）を使用していない。一般に本
発明のＰＯＲ回路は、発振回路，ピーク対ピーク雑音検
出器，及び遅れ／タイミングパルス発生器におけるよう
な比較的単純な二重値閾値検出器が必要とされるときは
いつでも使用できる。
【図１】本発明の実施例のパワーオンレセット回路の回
路図である。
路図である。
【図２】図１の回路に関連する波形図である。
５ 出力節点
１８ 電源端子
２０ 電源端子２０ ２１，２４，２５，２６，２７ 節点Ｐ１，
Ｐ２，Ｐ３，Ｐ４，Ｐ６，Ｎ１，Ｎ２，Ｎ４，Ｎ６
ＩＧＦＥＴ Ｐ５，Ｎ３，Ｎ５ 帰還ネットワークＲ１
抵抗 Ｉ４，Ｉ６ インバータ Ｉ６ 出力相補インバータ
２０ 電源端子２０ ２１，２４，２５，２６，２７ 節点Ｐ１，
Ｐ２，Ｐ３，Ｐ４，Ｐ６，Ｎ１，Ｎ２，Ｎ４，Ｎ６
ＩＧＦＥＴ Ｐ５，Ｎ３，Ｎ５ 帰還ネットワークＲ１
抵抗 Ｉ４，Ｉ６ インバータ Ｉ６ 出力相補インバータ
Claims (7)
- 【請求項１】 第１，及び第２の電源端子の間に動作
電位を印加する第１，及び第２の電源端子と、それぞれ
導電通路と、導電通路の導電率を制御する制御電極を有
し、前記第１の電源端子と第１の節点の間に直列に接続
された導電通路を有する第１の導電型の第１，及び第２
の絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）と
、前記第１の節点と前記第２の電源端子の間に直列に接
続された導電通路を有する第２の導電型の第３，及び第
４のＩＧＦＥＴと、前記第１から第４のＩＧＦＥＴの制
御電極に前記第１，及び第２の電源端子の１つに存在す
る動作電位を結合させる手段と、前記第１の節点に結合
された入力と、出力を有する反転手段と、前記反転手段
の出力と、前記第１，及び第２のＩＧＦＥＴの導電通路
と前記第３，及び第４のＩＧＦＥＴの導電通路の交点の
間に結合され、前記第３のＩＧＦＥＴが導通する電圧を
制御するために前記第３，及び第４のＩＧＦＥＴの導電
通路の交点に加えられる第１のバイアス電圧を発生し、
前記第２のＩＧＦＥＴが導通する電圧を制御するために
前記第１，及び第２のＩＧＦＥＴの導電通路の交点に加
えられる第２のバイアス電圧を発生するバイアス手段を
含むことを特徴とするパワーオンリセット回路。 - 【請求項２】 前記バイアス手段は、前記第１と第２
の電源端子の１つと前記第３と第４のＩＧＦＥＴの導電
通路の交点の間に接続された導電通路を有する第５のＩ
ＧＦＥＴと、前記第１と第２の電源端子の１つと前記第
１と第２のＩＧＦＥＴの導電通路との間に接続された導
電通路を有する第６のＩＧＦＥＴと、前記第５と第６の
ＩＧＦＥＴの制御電極を前記反転手段の前記出力に結合
させる手段を含む請求項１のパワーオンリセット回路。 - 【請求項３】 前記第５のＩＧＦＥＴは前記第１の導
電型であり、前記第６のＩＧＦＥＴは前記第２の導電型
である請求項２のバワーオンリセット回路。 - 【請求項４】 前記反転手段は、前記第１の導電型の
第５のＩＧＦＥＴと前記第２の導電型の第６のＩＧＦＥ
Ｔを含み、前記第５と第６のＩＧＦＥＴの制御電極は前
記第１の節点に接続され、前記第５のＩＧＦＥＴの導電
通路は前記第１の電源端子と第２の節点の間に接続され
、前記第６のＩＧＦＥＴの導電通路は前記第２の節点と
前記第２の電源端子の間に接続され、前記バイアス手段
は、前記第１の電源端子と前記第３と第４のＩＧＦＥＴ
の導電通路の交点の間に接続された導電通路と前記第２
の節点に接続された制御電極を有する前記第１の導電型
の第７のＩＧＦＥＴと、前記第２の電源端子と前記第１
と第２のＩＧＦＥＴの交点の間に接続された導電通路と
前記第２の節点に接続された制御電極を有する第２の導
電型の第８のＩＧＦＥＴを有する請求項１のバワーオン
リセット回路。 - 【請求項５】 動作電位を結合させる前記手段は、前
記第１と第２の電源端子の１つと第３の節点の間に接続
された導電通路を有する第９のＩＧＦＥＴを含み、前記
第１，第２，第３，及び第４のＩＧＦＥＴの制御電極は
前記第３の節点に接続され、インピーダンスが前記第３
の節点と前記第１と第２の電源端子の残りの１つの間に
接続されている請求項４のパワーオンリセット回路。 - 【請求項６】 第１と第２の電源端子の間に動作電位
を加えるための第１，及び第２の電源端子と、前記第１
の電源端子と第１の節点の間に直列に接続された導電通
路を有する第１，及び第２のＩＧＦＥＴと、前記第１の
節点と前記第２の電源端子の間に直列に接続された導電
通路を有する第３，及び第４のＩＧＦＥＴと、前記第１
，第２，第３，及び第４のＩＧＦＥＴのゲート電極に動
作電位を結合させるための手段と、信号入力，信号出力
，及び前記第１と第２の電源端子に接続された第１，及
び第２の動作端子を有するインバータと、前記インバー
タの前記信号入力を前記第１の節点に接続する手段と、
前記インバータの前記信号出力と前記第１と第２のＩＧ
ＦＥＴの導電通路の交点の間に接続された第１のバイア
スネットワーク，及び前記インバータの信号出力と前記
第３と第４のＩＧＦＥＴの導電通路の交点の間に接続さ
れた第２バイアスネットワークを含むことを特徴とする
バワーオンリセット回路。 - 【請求項７】 第１と第２の電源端子の間に動作電位
を加えるための第１と第２の電源端子と、それぞれ導電
通路の導電率を制御する制御電極を有し、前記第１の電
源端子と第１の節点の間に直列に接続された導電通路を
有した第１導電型の第１，及び第２のＩＧＦＥＴ，及び
前記第１の節点と前記第２の電源端子の間に直列に接続
された導電通路を有する第２導電型の第３，及び第４の
ＩＧＦＥＴと、前記第１，及び第２の電源端子の１つに
存在する動作電位を前記第１，第２，第３，及び第４の
ＩＧＦＥＴの制御電極に結合するための手段と、前記第
１の節点に結合された入力と出力を有する反転手段と、
前記反転手段の出力と前記第１，第２，第３，及び第４
のＩＧＦＥＴの間に結合され、前記第３と第４のＩＧＦ
ＥＴの導電通路の交点に加えられる第１のバイアス電圧
を発生して前記第３のＩＧＦＥＴが導通する電圧を制御
し、前記第１と第２のＩＧＦＥＴの導電通路の交点に加
えられる第２のバアイス電圧を発生して前記第２のＩＧ
ＦＥＴが導通する電圧を制御する帰還手段を含むことを
特徴とするパワーオンリセット回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/667,932 US5130569A (en) | 1991-03-12 | 1991-03-12 | Power-on reset circuit |
| US07/667,932 | 1991-03-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04345208A true JPH04345208A (ja) | 1992-12-01 |
| JP3225075B2 JP3225075B2 (ja) | 2001-11-05 |
Family
ID=24680269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04188392A Expired - Fee Related JP3225075B2 (ja) | 1991-03-12 | 1992-01-31 | パワーオンリセット回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5130569A (ja) |
| EP (1) | EP0503803B1 (ja) |
| JP (1) | JP3225075B2 (ja) |
| DE (1) | DE69216663T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
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| US6279116B1 (en) | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
| JP3036290B2 (ja) * | 1993-04-08 | 2000-04-24 | 日本電気株式会社 | パワー・オン・リセット回路 |
| EP0665648A1 (en) * | 1994-01-31 | 1995-08-02 | STMicroelectronics S.r.l. | Circuit for recovering initial condictions when starting-up an integrated circuit device |
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| KR0153603B1 (ko) * | 1995-05-16 | 1998-12-15 | 김광호 | 반도체 장치의 파워-업 리세트신호 발생회로 |
| US5847586A (en) * | 1995-11-08 | 1998-12-08 | Burstein; Steven | Enhanced power-on-reset/low voltage detection circuit |
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| US6566919B2 (en) | 2000-11-29 | 2003-05-20 | Silicon Storage Technology, Inc. | Power on circuit for generating reset signal |
| DE10219683C1 (de) * | 2002-05-02 | 2003-12-18 | Bernhard Noll | Vorrichtung und Verfahren zur Teigbereitung |
| US7071761B1 (en) * | 2004-04-13 | 2006-07-04 | National Semiconductor Corporation | Apparatus and method for reducing propagation delay |
| KR100614645B1 (ko) * | 2004-06-03 | 2006-08-22 | 삼성전자주식회사 | 파워-온 리셋회로 |
| US7271624B2 (en) * | 2005-06-29 | 2007-09-18 | Broadcom Corporation | Low-power supply voltage level detection circuit and method |
| JP5225876B2 (ja) * | 2009-01-29 | 2013-07-03 | セイコーインスツル株式会社 | パワーオンリセット回路 |
| US8063674B2 (en) * | 2009-02-04 | 2011-11-22 | Qualcomm Incorporated | Multiple supply-voltage power-up/down detectors |
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-
1991
- 1991-03-12 US US07/667,932 patent/US5130569A/en not_active Expired - Lifetime
-
1992
- 1992-01-31 JP JP04188392A patent/JP3225075B2/ja not_active Expired - Fee Related
- 1992-02-28 EP EP92301697A patent/EP0503803B1/en not_active Expired - Lifetime
- 1992-02-28 DE DE69216663T patent/DE69216663T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0503803A1 (en) | 1992-09-16 |
| JP3225075B2 (ja) | 2001-11-05 |
| DE69216663D1 (de) | 1997-02-27 |
| DE69216663T2 (de) | 1997-07-03 |
| EP0503803B1 (en) | 1997-01-15 |
| US5130569A (en) | 1992-07-14 |
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