JPH04345261A - リニアイメージセンサ - Google Patents
リニアイメージセンサInfo
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- JPH04345261A JPH04345261A JP3118264A JP11826491A JPH04345261A JP H04345261 A JPH04345261 A JP H04345261A JP 3118264 A JP3118264 A JP 3118264A JP 11826491 A JP11826491 A JP 11826491A JP H04345261 A JPH04345261 A JP H04345261A
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- Japan
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- photodiode
- switch
- image sensor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は原稿情報を高速かつ高解
像度で読み取ることのできる増幅型ＭＯＳリニアイメー
ジセンサに関するものである。
像度で読み取ることのできる増幅型ＭＯＳリニアイメー
ジセンサに関するものである。
【０００２】
【従来の技術】高速読み取りのできるリニアイメージセ
ンサとしては従来はＣＣＤ型とＭＯＳ型があり、Ｓ／Ｎ
の点でＣＣＤ型の方が有利とされてきた。他方、ＭＯＳ
型は製造が容易である点が長所であったが、近年更に内
部に増幅機能を付加することでＳ／Ｎの改善が図られて
いる。上記の増幅型ＭＯＳイメージセンサの基本的な１
画素の構成要素を図２に示す。本図中１はフォトダイオ
ード、２はフォトダイオード１の電位変化をゲート電位
として受けて光信号増幅を行う増幅用ＭＯＳトランジス
タ、３は増幅された光情報を画素毎に出力線へと順次読
みだしを行う読みだしスイッチ、４は画素毎に光情報読
みだし後に増幅用ＭＯＳトランジスタ２のゲート電位を
所定の基準値にリセットを行うリセット用スイッチであ
る。出力信号線へ読みだされる光情報の形態としてはド
レイン電流としてまたは増幅用ＭＯＳトランジスタ２の
ソースフォロワ出力電圧として読みだされる。本図では
フォトダイオードのアノードが増幅用ＭＯＳトランジス
タのゲート端子に接続されているが、フォトダイオード
のカソードが前記ゲートに接続されていてもよい。以上
は１画素のみについて説明したが当然イメージセンサと
しては複数個の画素からなり、各画素は電源ラインやリ
セット基準電位線や出力信号線を互いに共有してよい。 このとき図３及び図４に示すように共通のリセットパル
スＲＰから画素毎のリセットパルスＲ（Ｎ）をつくると
駆動上都合がよい。図３中の９はＡＮＤゲートであり、
これにより画素毎のリセットパルスを得てリセットスイ
ッチ４を駆動する。図４中の５及び６は共にリセットス
イッチであり、両方のリセットスイッチがオンになると
きのみ増幅用ＭＯＳトランジスタ２のゲート端子電位が
リセットされるようにすることで図３のＡＮＤゲート９
に等しい効果を得ている。各画素からの映像信号出力は
画素毎の読み出しスイッチとリセット用スイッチを順次
オン／オフすることにより時系列的に読み出される。と
ころでこの増幅型ＭＯＳイメージセンサは必ず存在する
製造上のばらつきによって暗時の出力にばらつきが生じ
るため固定パターンノイズを有することになる。従って
この固定パターンノイズを除去するために各画素固有の
暗時出力相当値を明時出力値から差し引かねばならない
。このときの様子をタイミングチャートで示すと図５の
ようになる。本図中のＡ（Ｎ）はＮ番目の画素の読み出
しスイッチ３を駆動する読み出しパルスを、Ｒ（Ｎ）は
Ｎ番目の画素のリセットスイッチ４を駆動するリセット
パルスを示す。以下Ａ（Ｎ−１）、Ａ（Ｎ＋１）、Ａ（
Ｎ＋２）も同様に読み出しパルスであり、Ｒ（Ｎ−１）
、Ｒ（Ｎ＋１）、Ｒ（Ｎ＋２）も同様にリセットパルス
である。本図中の減算前出力において示すように画素毎
の明時出力と暗時相当出力とが順に現れる。各画素の明
時出力読みだしタイミングと暗時相当出力読みだしタイ
ミングとの間では本図に示したリセットパルスにより図
２中のリセット用スイッチ４がオン状態となって増幅用
ＭＯＳトランジスタのゲート電位を所定の基準値にリセ
ットしているため、直後に暗時出力に相当した出力値が
、明時出力から差し引くべき値として出力されるのであ
る。つまり減算後出力では実際の暗時の出力はゼロとな
るように補正される。なお減算前出力において、上記リ
セット用スイッチ４がオン状態のタイミングでは、暗時
相当出力値にリセットパルスによるフィードスルー成分
が重畳した大きさの出力が現れる。
ンサとしては従来はＣＣＤ型とＭＯＳ型があり、Ｓ／Ｎ
の点でＣＣＤ型の方が有利とされてきた。他方、ＭＯＳ
型は製造が容易である点が長所であったが、近年更に内
部に増幅機能を付加することでＳ／Ｎの改善が図られて
いる。上記の増幅型ＭＯＳイメージセンサの基本的な１
画素の構成要素を図２に示す。本図中１はフォトダイオ
ード、２はフォトダイオード１の電位変化をゲート電位
として受けて光信号増幅を行う増幅用ＭＯＳトランジス
タ、３は増幅された光情報を画素毎に出力線へと順次読
みだしを行う読みだしスイッチ、４は画素毎に光情報読
みだし後に増幅用ＭＯＳトランジスタ２のゲート電位を
所定の基準値にリセットを行うリセット用スイッチであ
る。出力信号線へ読みだされる光情報の形態としてはド
レイン電流としてまたは増幅用ＭＯＳトランジスタ２の
ソースフォロワ出力電圧として読みだされる。本図では
フォトダイオードのアノードが増幅用ＭＯＳトランジス
タのゲート端子に接続されているが、フォトダイオード
のカソードが前記ゲートに接続されていてもよい。以上
は１画素のみについて説明したが当然イメージセンサと
しては複数個の画素からなり、各画素は電源ラインやリ
セット基準電位線や出力信号線を互いに共有してよい。 このとき図３及び図４に示すように共通のリセットパル
スＲＰから画素毎のリセットパルスＲ（Ｎ）をつくると
駆動上都合がよい。図３中の９はＡＮＤゲートであり、
これにより画素毎のリセットパルスを得てリセットスイ
ッチ４を駆動する。図４中の５及び６は共にリセットス
イッチであり、両方のリセットスイッチがオンになると
きのみ増幅用ＭＯＳトランジスタ２のゲート端子電位が
リセットされるようにすることで図３のＡＮＤゲート９
に等しい効果を得ている。各画素からの映像信号出力は
画素毎の読み出しスイッチとリセット用スイッチを順次
オン／オフすることにより時系列的に読み出される。と
ころでこの増幅型ＭＯＳイメージセンサは必ず存在する
製造上のばらつきによって暗時の出力にばらつきが生じ
るため固定パターンノイズを有することになる。従って
この固定パターンノイズを除去するために各画素固有の
暗時出力相当値を明時出力値から差し引かねばならない
。このときの様子をタイミングチャートで示すと図５の
ようになる。本図中のＡ（Ｎ）はＮ番目の画素の読み出
しスイッチ３を駆動する読み出しパルスを、Ｒ（Ｎ）は
Ｎ番目の画素のリセットスイッチ４を駆動するリセット
パルスを示す。以下Ａ（Ｎ−１）、Ａ（Ｎ＋１）、Ａ（
Ｎ＋２）も同様に読み出しパルスであり、Ｒ（Ｎ−１）
、Ｒ（Ｎ＋１）、Ｒ（Ｎ＋２）も同様にリセットパルス
である。本図中の減算前出力において示すように画素毎
の明時出力と暗時相当出力とが順に現れる。各画素の明
時出力読みだしタイミングと暗時相当出力読みだしタイ
ミングとの間では本図に示したリセットパルスにより図
２中のリセット用スイッチ４がオン状態となって増幅用
ＭＯＳトランジスタのゲート電位を所定の基準値にリセ
ットしているため、直後に暗時出力に相当した出力値が
、明時出力から差し引くべき値として出力されるのであ
る。つまり減算後出力では実際の暗時の出力はゼロとな
るように補正される。なお減算前出力において、上記リ
セット用スイッチ４がオン状態のタイミングでは、暗時
相当出力値にリセットパルスによるフィードスルー成分
が重畳した大きさの出力が現れる。
【０００３】
【発明が解決しようとする課題】近年、原稿読み取り速
度の向上及び解像度の向上の観点からますます高速の画
像データの読みだしを要求されるようになってきている
。それに伴って上記説明のリセットパルス及び走査回路
のクロックパルスによって生じるスパイクノイズの影響
、及びリセットパルスによって生じる増幅用ＭＯＳトラ
ンジスタのゲートのフィードスルー電位変動の影響、が
大きくなってくる。すなわち増幅型ＭＯＳイメージセン
サでは１つの画素に関して明時出力と暗時相当出力の両
方のデータを取り込む必要があるため元来、画素数の２
倍の高速読みだしが必要になる。このことは高速読みだ
しに伴い、上記スパイクノイズ及びフィードスルー電位
変動がデータ取り込みに与える影響が時間的により大き
くなり、出力信号に重畳するスパイクノイズやフィード
スルー電位変動が出力データのサンプリングに影響しな
い程度に収まるまでの時間を確保できなくなってくると
いうことを意味し、高速読み出しや高解像度読み出しに
おける大きな障害となる。
度の向上及び解像度の向上の観点からますます高速の画
像データの読みだしを要求されるようになってきている
。それに伴って上記説明のリセットパルス及び走査回路
のクロックパルスによって生じるスパイクノイズの影響
、及びリセットパルスによって生じる増幅用ＭＯＳトラ
ンジスタのゲートのフィードスルー電位変動の影響、が
大きくなってくる。すなわち増幅型ＭＯＳイメージセン
サでは１つの画素に関して明時出力と暗時相当出力の両
方のデータを取り込む必要があるため元来、画素数の２
倍の高速読みだしが必要になる。このことは高速読みだ
しに伴い、上記スパイクノイズ及びフィードスルー電位
変動がデータ取り込みに与える影響が時間的により大き
くなり、出力信号に重畳するスパイクノイズやフィード
スルー電位変動が出力データのサンプリングに影響しな
い程度に収まるまでの時間を確保できなくなってくると
いうことを意味し、高速読み出しや高解像度読み出しに
おける大きな障害となる。
【０００４】
【課題を解決するための手段】本発明は上記の課題を解
決するために、一方のドレイン／ソース端子が増幅用Ｍ
ＯＳトランジスタのゲート端子に接続され且つ他方のソ
ース／ドレイン端子が開放状態であるようなダミーリセ
ットスイッチを各画素毎に設けるとともに、上記ダミー
リセットスイッチを共通リセットパルスＲＰの反転型の
パルスによって駆動することにより、共通リセットパル
スで駆動されるリセットスイッチの影響により生じる増
幅用ＭＯＳトランジスタのゲート端子電位のフィードス
ルー電位変動およびスパイクノイズを相殺するものであ
る。更に走査回路をハーフビットシフトレジスタとし、
その並列出力信号を走査パルスとして用いることと、画
素からの出力信号線を２本にすることにより、実質的な
出力読みだしレートを低下させる事なく明時出力及び暗
時相当出力を時間的に余裕をもって読みだすことを可能
とするものである。
決するために、一方のドレイン／ソース端子が増幅用Ｍ
ＯＳトランジスタのゲート端子に接続され且つ他方のソ
ース／ドレイン端子が開放状態であるようなダミーリセ
ットスイッチを各画素毎に設けるとともに、上記ダミー
リセットスイッチを共通リセットパルスＲＰの反転型の
パルスによって駆動することにより、共通リセットパル
スで駆動されるリセットスイッチの影響により生じる増
幅用ＭＯＳトランジスタのゲート端子電位のフィードス
ルー電位変動およびスパイクノイズを相殺するものであ
る。更に走査回路をハーフビットシフトレジスタとし、
その並列出力信号を走査パルスとして用いることと、画
素からの出力信号線を２本にすることにより、実質的な
出力読みだしレートを低下させる事なく明時出力及び暗
時相当出力を時間的に余裕をもって読みだすことを可能
とするものである。
【０００５】
【作用】各画素毎に設けたダミーリセットスイッチを共
通リセットパルスＲＰの反転型パルスによって駆動して
、共通リセットパルスで駆動されるリセットスイッチの
影響により生じる増幅用ＭＯＳトランジスタのゲート端
子電位のフィードスルー電位変動およびスパイクノズを
相殺することにより、出力信号に重畳するスパイクノイ
ズやフィードスルー電位変動による影響を削減できる。 更に出力信号線を２本にしてＮ＋１番目の画素から明時
出力を読み出す一方、同時にＮ番目の画素からは暗時相
当出力を読み出すことによって、実質的な信号読み出し
レートを２倍にでき、各画素の明時出力と暗時相当出力
とを時間的余裕をもって取り出すことができる。またハ
ーフビットシフトレジスタ回路は通常のシフトレジスタ
よりも素子数が少なく集積度向上にも寄与する。
通リセットパルスＲＰの反転型パルスによって駆動して
、共通リセットパルスで駆動されるリセットスイッチの
影響により生じる増幅用ＭＯＳトランジスタのゲート端
子電位のフィードスルー電位変動およびスパイクノズを
相殺することにより、出力信号に重畳するスパイクノイ
ズやフィードスルー電位変動による影響を削減できる。 更に出力信号線を２本にしてＮ＋１番目の画素から明時
出力を読み出す一方、同時にＮ番目の画素からは暗時相
当出力を読み出すことによって、実質的な信号読み出し
レートを２倍にでき、各画素の明時出力と暗時相当出力
とを時間的余裕をもって取り出すことができる。またハ
ーフビットシフトレジスタ回路は通常のシフトレジスタ
よりも素子数が少なく集積度向上にも寄与する。
【０００６】
【実施例】本発明の第１の発明の実施例のイメージセン
サの１画素の回路図を図１（ａ）、（ｂ）に示す。図１
（ａ）は各フォトダイオードの電位をリセットするため
のスイッチが２段の直列接続スイッチからなり且つ各フ
ォトダイオード毎に前記２段の直列接続リセットスイッ
チの一方が信号読み出しスイッチを駆動するシフトレジ
スタ出力によって駆動されると共に、前記２段の直列接
続スイッチの他方が各フォトダイオード毎に共通のリセ
ットパルスによって駆動される。図１（ｂ）は各フォト
ダイオードの電位をリセットするためのスイッチが、各
フォトダイオード毎に信号読み出しスイッチを駆動する
シフトレジスタ出力と各フォトダイオード共通のリセッ
トパルス出力との論理積出力によって、駆動される。図
１（ａ）、（ｂ）中の１、２、３、４、５、６、９は既
に説明した図２、図３、図４中の同一番号の素子と等し
いものである。７はダミーリセットスイッチでありゲー
ト・ドレイン間容量がリセットスイッチ４のゲート・ド
レイン間容量と等しくなるように形成する。上記ダミー
リセットスイッチ７は共通リセットパルスＲＰの反転型
のパルスによって駆動されて、共通リセットパルスで駆
動されるリセットスイッチ５の影響により生じる増幅用
ＭＯＳトランジスタのゲート端子電位のフィードスルー
電位変動およびスパイクノイズを相殺するものである。 １１は反転器である。８もまたダミーリセットスイッチ
でありゲート・ドレイン間容量がリセットスイッチ５の
ゲート・ドレイン間容量と等しくなるように形成する。 上記のダミーリセットスイッチ８は画素毎のリセットパ
ルスＲ（Ｎ）の反転型のパルスによって駆動されて、Ｒ
（Ｎ）で駆動されるリセットスイッチ４の影響により生
じる増幅用ＭＯＳトランジスタのゲート端子電位のフィ
ードスルー電位変動およびスパイクノイズを相殺するも
のである。図６はダミーリセットスイッチを用いること
により得られる効果を示すタイミング図である。本図中
より分かるようにダミーリセットスイッチがない場合に
は、リセットパルスＲＰが”Ｈ”状態であるときと”Ｌ
”状態で暗時相当出力読み出し期間のときとの間で減算
前出力値に差異が現れていた。これに対して本発明のよ
うにダミーリセットスイッチがある場合には上記の差異
が生じない。このことは本図中のダミーリセットスイッ
チがない場合の減算前出力において図示されているリセ
ットパルスＲＰ、Ｒ（Ｎ）が図１（ａ）、（ｂ）のリセ
ットスイッチ４、５のゲート・ドレイン間容量を介して
増幅用ＭＯＳトランジスタ２のゲート端子に与えるフィ
ードスルー電位変動が、反転したリセットパルスがダミ
ーリセットスイッチ７、８のゲート・ドレイン間容量を
介して増幅用ＭＯＳトランジスタ２のゲート端子に逆方
向の電位変動を与えることによって相殺されることによ
る。図６中のダミーリセットスイッチのない場合の減算
前出力の波形を詳しく描けば図７のようになる。本図中
において、１９は実際の明時出力読み出し期間、２３は
実際の暗時相当出力読み出し期間、２１はリセット期間
すなわちリセットスイッチがオン状態にある期間である
。１８及び２０は各々読み出しパルス及びリセットパル
スに同期したスパイクノイズが現われている期間であり
各々波形の立ち上がり遷移期間および立ち下がり遷移期
間を含んでいる。２２はリセットパルスに同期したスパ
イクノイズとフィードスルー電位変動分の立ち下がり遷
移期間を含んだ期間である。本発明によればリセットパ
ルスによるスパイクノイズ並びにフィードスルー電位変
動が相殺されるから図７中の２０及び２２で示した期間
が大幅に短くなる。このことは１８・・・２３で示した
期間を合計した期間すなわち１クロック期間における実
際の明時出力読み出し期間１９および実際の暗時相当出
力読み出し期間２３の占めるウエイトがより大きくとれ
ることを意味する。従って高速な出力データ読み出しの
場合にも明時出力及び暗時相当出力を時間的に余裕をも
って読み出すことができる。複数個の画素を含んだ本発
明のリニアイメージセンサを図８及び図９に示す。図８
は図１（ａ）に示した画素を４画素含んだリニアイメー
ジセンサをハーフビットシフトレジスタ回路と共に示し
たものである。本図中１０はバッファ、１１は反転器、
１４はシフトレジスタのシリアルイン入力端子、１５は
本リニアイメージセンサをマルチチップチップ構成化し
て長尺イメージセンサを形成する際の次段のチップのシ
フトレジスタのシリアルイン入力端子へとシフトパルス
を伝達するためのキャリーパルス出力端子である。 １６及び１７はシフトレジスタを駆動するクロックパル
ス入力端子である。図９は図１（ｂ）に示した画素を４
画素含んだリニアイメージセンサを示したものである。 本図中の１０、１４、１５、１６、１７は図８中の同一
番号を付したものに等しい。
サの１画素の回路図を図１（ａ）、（ｂ）に示す。図１
（ａ）は各フォトダイオードの電位をリセットするため
のスイッチが２段の直列接続スイッチからなり且つ各フ
ォトダイオード毎に前記２段の直列接続リセットスイッ
チの一方が信号読み出しスイッチを駆動するシフトレジ
スタ出力によって駆動されると共に、前記２段の直列接
続スイッチの他方が各フォトダイオード毎に共通のリセ
ットパルスによって駆動される。図１（ｂ）は各フォト
ダイオードの電位をリセットするためのスイッチが、各
フォトダイオード毎に信号読み出しスイッチを駆動する
シフトレジスタ出力と各フォトダイオード共通のリセッ
トパルス出力との論理積出力によって、駆動される。図
１（ａ）、（ｂ）中の１、２、３、４、５、６、９は既
に説明した図２、図３、図４中の同一番号の素子と等し
いものである。７はダミーリセットスイッチでありゲー
ト・ドレイン間容量がリセットスイッチ４のゲート・ド
レイン間容量と等しくなるように形成する。上記ダミー
リセットスイッチ７は共通リセットパルスＲＰの反転型
のパルスによって駆動されて、共通リセットパルスで駆
動されるリセットスイッチ５の影響により生じる増幅用
ＭＯＳトランジスタのゲート端子電位のフィードスルー
電位変動およびスパイクノイズを相殺するものである。 １１は反転器である。８もまたダミーリセットスイッチ
でありゲート・ドレイン間容量がリセットスイッチ５の
ゲート・ドレイン間容量と等しくなるように形成する。 上記のダミーリセットスイッチ８は画素毎のリセットパ
ルスＲ（Ｎ）の反転型のパルスによって駆動されて、Ｒ
（Ｎ）で駆動されるリセットスイッチ４の影響により生
じる増幅用ＭＯＳトランジスタのゲート端子電位のフィ
ードスルー電位変動およびスパイクノイズを相殺するも
のである。図６はダミーリセットスイッチを用いること
により得られる効果を示すタイミング図である。本図中
より分かるようにダミーリセットスイッチがない場合に
は、リセットパルスＲＰが”Ｈ”状態であるときと”Ｌ
”状態で暗時相当出力読み出し期間のときとの間で減算
前出力値に差異が現れていた。これに対して本発明のよ
うにダミーリセットスイッチがある場合には上記の差異
が生じない。このことは本図中のダミーリセットスイッ
チがない場合の減算前出力において図示されているリセ
ットパルスＲＰ、Ｒ（Ｎ）が図１（ａ）、（ｂ）のリセ
ットスイッチ４、５のゲート・ドレイン間容量を介して
増幅用ＭＯＳトランジスタ２のゲート端子に与えるフィ
ードスルー電位変動が、反転したリセットパルスがダミ
ーリセットスイッチ７、８のゲート・ドレイン間容量を
介して増幅用ＭＯＳトランジスタ２のゲート端子に逆方
向の電位変動を与えることによって相殺されることによ
る。図６中のダミーリセットスイッチのない場合の減算
前出力の波形を詳しく描けば図７のようになる。本図中
において、１９は実際の明時出力読み出し期間、２３は
実際の暗時相当出力読み出し期間、２１はリセット期間
すなわちリセットスイッチがオン状態にある期間である
。１８及び２０は各々読み出しパルス及びリセットパル
スに同期したスパイクノイズが現われている期間であり
各々波形の立ち上がり遷移期間および立ち下がり遷移期
間を含んでいる。２２はリセットパルスに同期したスパ
イクノイズとフィードスルー電位変動分の立ち下がり遷
移期間を含んだ期間である。本発明によればリセットパ
ルスによるスパイクノイズ並びにフィードスルー電位変
動が相殺されるから図７中の２０及び２２で示した期間
が大幅に短くなる。このことは１８・・・２３で示した
期間を合計した期間すなわち１クロック期間における実
際の明時出力読み出し期間１９および実際の暗時相当出
力読み出し期間２３の占めるウエイトがより大きくとれ
ることを意味する。従って高速な出力データ読み出しの
場合にも明時出力及び暗時相当出力を時間的に余裕をも
って読み出すことができる。複数個の画素を含んだ本発
明のリニアイメージセンサを図８及び図９に示す。図８
は図１（ａ）に示した画素を４画素含んだリニアイメー
ジセンサをハーフビットシフトレジスタ回路と共に示し
たものである。本図中１０はバッファ、１１は反転器、
１４はシフトレジスタのシリアルイン入力端子、１５は
本リニアイメージセンサをマルチチップチップ構成化し
て長尺イメージセンサを形成する際の次段のチップのシ
フトレジスタのシリアルイン入力端子へとシフトパルス
を伝達するためのキャリーパルス出力端子である。 １６及び１７はシフトレジスタを駆動するクロックパル
ス入力端子である。図９は図１（ｂ）に示した画素を４
画素含んだリニアイメージセンサを示したものである。 本図中の１０、１４、１５、１６、１７は図８中の同一
番号を付したものに等しい。
【０００７】本発明の第２の発明の実施例を図１０及び
図１１に示す。図１０は図１（ａ）に示した画素を４画
素含んだリニアイメージセンサをハーフビットシフトレ
ジスタ回路と共に示したものである。本図中１０、１１
、１４、１５、１６、１７は図８及び図９における同一
番号の素子に等しく、１２は奇数番画素の出力信号線、
１３は偶数番画素の出力信号線である。図１１は図１（
ｂ）に示した画素を４画素含んだリニアイメージセンサ
を示したものである。本図中の１０、１２、１３、１４
、１５、１６、１７は図１０中の同一番号を付したもの
に等しい。これら図１０及び図１１を各々図８及び図９
と比較して分かるように、出力信号線は奇数番目の画素
と偶数番目の画素とでは別々に設け、奇数番目画素の信
号出力線を互いに共通に、同様に偶数番目の画素の信号
出力線を互いに共通に結線するものである。本発明のイ
メージセンサは図１２に示すタイミングにより駆動され
る。すなわち図１２のＡ（Ｎ−１）、Ａ（Ｎ）、Ａ（Ｎ
＋１），Ａ（Ｎ＋２）などのハーフビットシフトレジス
タ出力により読み出しが行われる。ハーフビット出力だ
から画素毎のリセットパルスＲ（Ｎ）を見て分かるよう
に１画素について増幅用ＭＯＳトランジスタのゲート端
子電位のリセットが必然的に２回行われるが２回目のリ
セット作用は本質的には不必要なものである。偶奇によ
って出力信号線を分けているので例えば奇数番用の出力
信号線にはＮ−１番目の画素の明時出力と暗時相当出力
、Ｎ＋１番目の画素の明時出力と暗時相当出力、Ｎ＋３
番目の画素の明時出力と暗時相当出力等が順次読みださ
れ、偶数番用の出力信号線にはＮ番目の画素の明時出力
と暗時相当出力、Ｎ＋２番目の画素の明時出力と暗時相
当出力等が順次読みだされる。本図の奇数及び偶数番目
画素の減算前出力を図５の減算前出力と比較すれば分か
るように、本発明によれば２本の出力線を設けたことに
よって同じデータレートにおいて明時出力読み出し期間
及び暗時相当出力読み出し期間が長く、サンプリングす
る際に時間的余裕が十分とれている。またダミーリセッ
トスイッチを使用することによりリセットパルスによる
フィードスルー電位変動及びスパイクノイズを相殺して
いるので暗時相当出力読み出し期間に対するノイズの影
響は抑制されている。
図１１に示す。図１０は図１（ａ）に示した画素を４画
素含んだリニアイメージセンサをハーフビットシフトレ
ジスタ回路と共に示したものである。本図中１０、１１
、１４、１５、１６、１７は図８及び図９における同一
番号の素子に等しく、１２は奇数番画素の出力信号線、
１３は偶数番画素の出力信号線である。図１１は図１（
ｂ）に示した画素を４画素含んだリニアイメージセンサ
を示したものである。本図中の１０、１２、１３、１４
、１５、１６、１７は図１０中の同一番号を付したもの
に等しい。これら図１０及び図１１を各々図８及び図９
と比較して分かるように、出力信号線は奇数番目の画素
と偶数番目の画素とでは別々に設け、奇数番目画素の信
号出力線を互いに共通に、同様に偶数番目の画素の信号
出力線を互いに共通に結線するものである。本発明のイ
メージセンサは図１２に示すタイミングにより駆動され
る。すなわち図１２のＡ（Ｎ−１）、Ａ（Ｎ）、Ａ（Ｎ
＋１），Ａ（Ｎ＋２）などのハーフビットシフトレジス
タ出力により読み出しが行われる。ハーフビット出力だ
から画素毎のリセットパルスＲ（Ｎ）を見て分かるよう
に１画素について増幅用ＭＯＳトランジスタのゲート端
子電位のリセットが必然的に２回行われるが２回目のリ
セット作用は本質的には不必要なものである。偶奇によ
って出力信号線を分けているので例えば奇数番用の出力
信号線にはＮ−１番目の画素の明時出力と暗時相当出力
、Ｎ＋１番目の画素の明時出力と暗時相当出力、Ｎ＋３
番目の画素の明時出力と暗時相当出力等が順次読みださ
れ、偶数番用の出力信号線にはＮ番目の画素の明時出力
と暗時相当出力、Ｎ＋２番目の画素の明時出力と暗時相
当出力等が順次読みだされる。本図の奇数及び偶数番目
画素の減算前出力を図５の減算前出力と比較すれば分か
るように、本発明によれば２本の出力線を設けたことに
よって同じデータレートにおいて明時出力読み出し期間
及び暗時相当出力読み出し期間が長く、サンプリングす
る際に時間的余裕が十分とれている。またダミーリセッ
トスイッチを使用することによりリセットパルスによる
フィードスルー電位変動及びスパイクノイズを相殺して
いるので暗時相当出力読み出し期間に対するノイズの影
響は抑制されている。
【０００８】すなわち本発明によれば図１２と図５のタ
イミング図を比較すればわかるように、実効的なデータ
レートを２倍に向上することができ、高速および高解像
度読み出しを実現する上で産業上の効果は大である。ま
たハーフビットシフトレジスタとしての走査回路は通常
のシフトレジスタよりも素子数を減らすことができ集積
度向上にも寄与する。
イミング図を比較すればわかるように、実効的なデータ
レートを２倍に向上することができ、高速および高解像
度読み出しを実現する上で産業上の効果は大である。ま
たハーフビットシフトレジスタとしての走査回路は通常
のシフトレジスタよりも素子数を減らすことができ集積
度向上にも寄与する。
【０００９】
【発明の効果】以上のように本発明によればフィードス
ルー電位変動およびスパイクノズを相殺して実質的な出
力読みだしレートを低下させる事なく明時出力及び暗時
相当出力を時間的に余裕をもって読みだすことを可能と
すると共に、出力信号線を２本にしてＮ＋１番目の画素
からの明時出力を読み出す一方、同時にＮ番目の画素か
らは暗時相当出力を読み出す事によって、実質的な信号
読み出しレートを２倍にすることができ、各画素の明時
出力と暗時相当出力とを時間的に余裕をもって取り出す
ことができるものである。またハーフビットシフトレジ
スタの回路は通常のシフトレジスタ回路よりも構成素子
数が少なくセンサデバイスの集積度向上にも寄与する。
ルー電位変動およびスパイクノズを相殺して実質的な出
力読みだしレートを低下させる事なく明時出力及び暗時
相当出力を時間的に余裕をもって読みだすことを可能と
すると共に、出力信号線を２本にしてＮ＋１番目の画素
からの明時出力を読み出す一方、同時にＮ番目の画素か
らは暗時相当出力を読み出す事によって、実質的な信号
読み出しレートを２倍にすることができ、各画素の明時
出力と暗時相当出力とを時間的に余裕をもって取り出す
ことができるものである。またハーフビットシフトレジ
スタの回路は通常のシフトレジスタ回路よりも構成素子
数が少なくセンサデバイスの集積度向上にも寄与する。
【図１】（ａ）本発明の実施例のイメージセンサの１画
素の回路図である。 （ｂ）本発明の実施例のイメージセンサの１画素の回路
図である。
素の回路図である。 （ｂ）本発明の実施例のイメージセンサの１画素の回路
図である。
【図２】従来の増幅型ＭＯＳイメージセンサの基本的な
１画素の構成要素の回路図である。
１画素の構成要素の回路図である。
【図３】共通リセットパルスから画素毎のリセットパル
スをつくるイメージセンサの１画素の回路図である。
スをつくるイメージセンサの１画素の回路図である。
【図４】共通リセットパルスから画素毎のリセットパル
スをつくる他のイメージセンサの１画素の回路図である
。
スをつくる他のイメージセンサの１画素の回路図である
。
【図５】従来の増幅型ＭＯＳイメージセンサのタイミン
グ図である。
グ図である。
【図６】ダミーリセットスイッチを用いて得られる効果
を示すタイミング図である。
を示すタイミング図である。
【図７】ダミースイッチのない場合の減算前出力波形の
詳細図である。
詳細図である。
【図８】図１（ａ）に示した画素を４画素含んだ本発明
のリニアイメージセンサの回路図である。
のリニアイメージセンサの回路図である。
【図９】図１（ｂ）に示した画素を４画素含んだ本発明
のリニアイメージセンサの回路図である。
のリニアイメージセンサの回路図である。
【図１０】図１（ａ）に示した画素を４画素含んだ２本
の出力信号線を有する本発明のリニアイメージセンサの
回路図である。
の出力信号線を有する本発明のリニアイメージセンサの
回路図である。
【図１１】図１（ｂ）に示した画素を４画素含んだ２本
の出力信号線を有する本発明のリニアイメージセンサの
回路図である。
の出力信号線を有する本発明のリニアイメージセンサの
回路図である。
【図１２】本発明のイメージセンサのタイミング図であ
る。
る。
１ フォトダイオード
２ 増幅用ＭＯＳトランジスタ
３ 出力読みだしスイッチ
４ リセット用スイッチ
５、６ リセット用スイッチ
７、８ ダミーリセットスイッチ
９ ＡＮＤゲート
１０ バッファ
１１ 反転器
１２ 奇数番画素の出力信号線
１３ 偶数番画素の出力信号線
１４ シフトレジスタのシリアルイン入力端子１５
キャリーパルス出力端子
キャリーパルス出力端子
Claims (9)
- 【請求項１】 １つの画素が、フォトダイオードと、
このフォトダイオードの一方の端子をゲートに受ける増
幅用ＭＯＳトランジスタと、前記増幅用ＭＯＳトランジ
スタに直列接続された信号読み出しスイッチと、前記増
幅用ＭＯＳトランジスタのゲート電位を所定の基準値に
リセットするためのスイッチとで構成され、かつこれら
の画素を走査する走査回路を有する増幅型イメージセン
サにおいて、画素毎に増幅用ＭＯＳトランジスタのゲー
ト端子にダミーリセットスイッチが接続されると共に、
このダミーリセットスイッチをリセットスイッチを駆動
するパルスの反転型のパルスによって駆動することを特
徴とするリニアイメージセンサ。 - 【請求項２】 ダミーリセットスイッチの一方のドレ
イン／ソース端子を増幅用ＭＯＳトランジスタのゲート
端子に接続すると共に上記ダミーリセットスイッチの他
方のソース／ドレイン端子を開放状態とする接続構成と
したこと特徴とする請求項１記載のリニアイメージセン
サ。 - 【請求項３】 請求項１記載のイメージセンサにおい
て、各フォトダイオードの電位をリセットするためのス
イッチが２段の直列接続スイッチからなり且つ各フォト
ダイオード毎に前記２段の直列接続リセットスイッチの
一方が信号読み出しスイッチを駆動するシフトレジスタ
出力によって駆動されると共に、前記２段の直列接続ス
イッチの他方が各フォトダイオード毎に共通のリセット
パルスによって駆動されることを特徴とするリニアイメ
ージセンサ。 - 【請求項４】 請求項１記載のイメージセンサにおい
て、各フォトダイオードの電位をリセットするためのス
イッチが、各フォトダイオード毎に信号読み出しスイッ
チを駆動するシフトレジスタ出力と各フォトダイオード
共通のリセットパルス出力との論理積出力によって、駆
動されることを特徴とするリニアイメージセンサ。 - 【請求項５】 １つの画素が、フォトダイオードと、
このフォトダイオードの一方の端子をゲートに受ける増
幅用ＭＯＳトランジスタと、前記の増幅用ＭＯＳトラン
ジスタに直列接続された信号読み出しスイッチと、前記
増幅用ＭＯＳトランジスタのゲート電位を所定の基準値
にリセットするためのスイッチとで構成され、且つこれ
らの画素を走査する走査回路を有する増幅型イメージセ
ンサにおいて、ハーフビットシフトレジスタから出力さ
れるパルスによって上記信号読み出しスイッチを駆動す
ると共に、フォトダイオードの電位変化による増幅出力
を読み出す共通出力線を２本備え、奇数番目のフォトダ
イオードに基く増幅出力を一方の共通出力線に、偶数番
目のフォトダイオードに基づく増幅出力をもう一方の共
通出力線に読み出す、ことを特徴とするリニアイメージ
センサ。 - 【請求項６】 請求項５記載のイメージセンサにおい
て、各フォトダイオードの電位をリセットするためのス
イッチが２段の直列接続スイッチからなり且つ各フォト
ダイオード毎に前記２段の直列接続リセットスイッチの
一方が信号読み出しスイッチを駆動するハーフビットシ
フトレジスタ出力によって駆動されると共に、前記２段
の直列接続スイッチの他方が各フォトダイオード毎に共
通のリセットパルスによって駆動されることを特徴とす
るリニアイメージセンサ。 - 【請求項７】 請求項５記載のイメージセンサにおい
て、各フォトダイオードの電位をリセットするためのス
イッチが、各フォトダイオード毎に信号読み出しスイッ
チを駆動するハーフビットシフトレジスタ出力と各フォ
トダイオード共通のリセットパルス出力との論理積出力
によって、駆動されることを特徴とするリニアイメージ
センサ。 - 【請求項８】 請求項６または請求項７記載のイメー
ジセンサにおいて、各フォトダイオードの信号が１回読
み出される毎にフォトダイオードのリセットが２回行わ
れるような各画素共通のリセットパルスを用いることを
特徴とするリニアイメージセンサ。 - 【請求項９】 請求項５、請求項６、請求項７または
請求項８記載のイメージセンサにおいて、増幅用ＭＯＳ
トランジスタのゲート端子にダミーリセットスイッチが
接続されると共に、このダミーリセットスイッチをリセ
ットスイッチを駆動するパルスの反転型のパルスによっ
てリセットすることを特徴とするリニアイメージセンサ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118264A JPH04345261A (ja) | 1991-05-23 | 1991-05-23 | リニアイメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118264A JPH04345261A (ja) | 1991-05-23 | 1991-05-23 | リニアイメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04345261A true JPH04345261A (ja) | 1992-12-01 |
Family
ID=14732330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118264A Pending JPH04345261A (ja) | 1991-05-23 | 1991-05-23 | リニアイメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04345261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019706A1 (en) * | 1998-10-01 | 2000-04-06 | Conexant Systems, Inc. | Low-noise active-pixel sensor for imaging arrays with high speed row reset |
| US6532040B1 (en) | 1998-09-09 | 2003-03-11 | Pictos Technologies, Inc. | Low-noise active-pixel sensor for imaging arrays with high speed row reset |
| WO2019189893A1 (ja) * | 2018-03-30 | 2019-10-03 | 株式会社ニコン | 撮像素子および撮像装置 |
-
1991
- 1991-05-23 JP JP3118264A patent/JPH04345261A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532040B1 (en) | 1998-09-09 | 2003-03-11 | Pictos Technologies, Inc. | Low-noise active-pixel sensor for imaging arrays with high speed row reset |
| US6587142B1 (en) | 1998-09-09 | 2003-07-01 | Pictos Technologies, Inc. | Low-noise active-pixel sensor for imaging arrays with high speed row reset |
| WO2000019706A1 (en) * | 1998-10-01 | 2000-04-06 | Conexant Systems, Inc. | Low-noise active-pixel sensor for imaging arrays with high speed row reset |
| WO2019189893A1 (ja) * | 2018-03-30 | 2019-10-03 | 株式会社ニコン | 撮像素子および撮像装置 |
| JPWO2019189893A1 (ja) * | 2018-03-30 | 2021-03-25 | 株式会社ニコン | 撮像素子および撮像装置 |
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