JPH04345995A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04345995A JPH04345995A JP3149960A JP14996091A JPH04345995A JP H04345995 A JPH04345995 A JP H04345995A JP 3149960 A JP3149960 A JP 3149960A JP 14996091 A JP14996091 A JP 14996091A JP H04345995 A JPH04345995 A JP H04345995A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- circuit
- external power
- voltage
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関し
、特にメモリの内部電源電圧作成装置に関するものであ
る。
、特にメモリの内部電源電圧作成装置に関するものであ
る。
【０００２】
【従来の技術】図３は従来の半導体記憶装置に用いられ
ている降圧回路を示す図であり、１は外部電源電圧（例
えば５Ｖ）を示し、２は内部電源電圧（例えば３Ｖ）を
示し、３は降圧回路である。
ている降圧回路を示す図であり、１は外部電源電圧（例
えば５Ｖ）を示し、２は内部電源電圧（例えば３Ｖ）を
示し、３は降圧回路である。
【０００３】次に動作について説明する。外部電源電圧
１の５Ｖ電源は降圧回路３に入力されここで降圧され、
３Ｖ電源となり内部電源電圧２が作られる。また、場合
によっては外部電源電圧を降圧せずにそのまま５Ｖ電源
の内部電源電圧として使用する場合もある。
１の５Ｖ電源は降圧回路３に入力されここで降圧され、
３Ｖ電源となり内部電源電圧２が作られる。また、場合
によっては外部電源電圧を降圧せずにそのまま５Ｖ電源
の内部電源電圧として使用する場合もある。
【０００４】
【発明が解決しようとする課題】従来の降圧回路を備え
た半導体記憶装置は以上のように構成されており、単に
外部電源電圧を降圧して内部電源電圧として使用するた
め、外部電源電圧の変動が大きい場合、例えば内部回路
の論理閾値を下回るようになった場合に正常に動作しな
い等、内部の回路動作に影響を与えることとなり、安定
した動作を得るには単一（５Ｖ）の外部電源電圧のみを
用いて回路を動作させるのが好ましいが、このようにす
ると電源電圧のマージンが制限されることとなり好まし
くないという問題点があった。
た半導体記憶装置は以上のように構成されており、単に
外部電源電圧を降圧して内部電源電圧として使用するた
め、外部電源電圧の変動が大きい場合、例えば内部回路
の論理閾値を下回るようになった場合に正常に動作しな
い等、内部の回路動作に影響を与えることとなり、安定
した動作を得るには単一（５Ｖ）の外部電源電圧のみを
用いて回路を動作させるのが好ましいが、このようにす
ると電源電圧のマージンが制限されることとなり好まし
くないという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、電源電圧のマージンが制限され
ることなく、かつ外部電源電圧が変動しても安定した内
部電源電圧を得ることができる降圧回路を備えた半導体
記憶装置を得ることを目的とする。
ためになされたもので、電源電圧のマージンが制限され
ることなく、かつ外部電源電圧が変動しても安定した内
部電源電圧を得ることができる降圧回路を備えた半導体
記憶装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、外部電源電圧を降圧して出力する接点と、降圧せ
ずに出力する接点とを有するスイッチ手段と、外部電源
電圧の閾値を判定する外部電源電圧判定手段とを備え、
該判定手段出力に基づいて上記スイッチ手段出力を選択
して内部電源電圧として内部回路に供給するようにした
ものである。
置は、外部電源電圧を降圧して出力する接点と、降圧せ
ずに出力する接点とを有するスイッチ手段と、外部電源
電圧の閾値を判定する外部電源電圧判定手段とを備え、
該判定手段出力に基づいて上記スイッチ手段出力を選択
して内部電源電圧として内部回路に供給するようにした
ものである。
【０００７】
【作用】この発明においては、外部電源電圧を降圧して
出力する接点と、降圧せずに出力する接点とを有するス
イッチ手段と、外部電源電圧の閾値を判定する外部電源
電圧判定手段とを備え、該判定手段出力に基づいて上記
スイッチ手段出力を選択して内部電源電圧として内部回
路に供給するようにしたから、供給される内部電源電圧
が内部回路の閾値以下になることがない。
出力する接点と、降圧せずに出力する接点とを有するス
イッチ手段と、外部電源電圧の閾値を判定する外部電源
電圧判定手段とを備え、該判定手段出力に基づいて上記
スイッチ手段出力を選択して内部電源電圧として内部回
路に供給するようにしたから、供給される内部電源電圧
が内部回路の閾値以下になることがない。
【０００８】
【実施例】図１はこの発明の一実施例による半導体記憶
装置の降圧回路周辺部を示す構成図であり、図３と同一
符号は同一または相当部分を示し、４は外部電源電圧５
と内部電源電圧２との間に、降圧回路３と並列に接続さ
れた外部電源電圧検出回路（判定手段）、５は、外部電
源電圧１が降圧回路３を通らずにそのまま出力される接
点６と、降圧回路３を通って出力される接点７とを備え
たスイッチ回路（スイッチ手段）である。
装置の降圧回路周辺部を示す構成図であり、図３と同一
符号は同一または相当部分を示し、４は外部電源電圧５
と内部電源電圧２との間に、降圧回路３と並列に接続さ
れた外部電源電圧検出回路（判定手段）、５は、外部電
源電圧１が降圧回路３を通らずにそのまま出力される接
点６と、降圧回路３を通って出力される接点７とを備え
たスイッチ回路（スイッチ手段）である。
【０００９】また図２は図１の外部電源電圧検出回路４
の一例を示す回路図であり、８ないし１５はノード、１
６は外部電源電圧を比較するための基準電圧を発生する
クランプ回路であり、トランジスタ１６ｂ〜１６ｄの閾
値の合計が基準電圧としてノード１０に現れる。この場
合、基準電圧は内部回路の閾値になるように設定されて
いるものとする。１８はノード８に現れる外部電源電圧
の閾値を判定するためのトランジスタ群１８ａ〜１８ｄ
からなる判定回路であり、トランジスタ１８ａ，１８ｃ
及びトランジスタ１８ｂ，１８ｄによってそれぞれイン
バータが構成されるとともにインバータ同士はクロスカ
ップルしてラッチ回路を構成している。また１７はリン
グオシレータであり、図（ｂ） に示すようにノード１
１と１５とに逆相の電位を与え、ノード１５がＨレベル
の期間にトランジスタ１９，２０をオンさせノード１０
の基準電圧とノード８の外部電源電圧を判定回路１８の
ノード１３，１２に与える。さらに２１，２２はノード
１１がＨのときオンし、上記判定回路の判定結果をラッ
チ回路１３に出力するトランジスタである。またトラン
ジスタ２１は判定回路１８のノード１４と接地２３間に
接続され判定回路１８を活性化する役割を果たしている
。
の一例を示す回路図であり、８ないし１５はノード、１
６は外部電源電圧を比較するための基準電圧を発生する
クランプ回路であり、トランジスタ１６ｂ〜１６ｄの閾
値の合計が基準電圧としてノード１０に現れる。この場
合、基準電圧は内部回路の閾値になるように設定されて
いるものとする。１８はノード８に現れる外部電源電圧
の閾値を判定するためのトランジスタ群１８ａ〜１８ｄ
からなる判定回路であり、トランジスタ１８ａ，１８ｃ
及びトランジスタ１８ｂ，１８ｄによってそれぞれイン
バータが構成されるとともにインバータ同士はクロスカ
ップルしてラッチ回路を構成している。また１７はリン
グオシレータであり、図（ｂ） に示すようにノード１
１と１５とに逆相の電位を与え、ノード１５がＨレベル
の期間にトランジスタ１９，２０をオンさせノード１０
の基準電圧とノード８の外部電源電圧を判定回路１８の
ノード１３，１２に与える。さらに２１，２２はノード
１１がＨのときオンし、上記判定回路の判定結果をラッ
チ回路１３に出力するトランジスタである。またトラン
ジスタ２１は判定回路１８のノード１４と接地２３間に
接続され判定回路１８を活性化する役割を果たしている
。
【００１０】次に動作について説明する。いま外部電源
電圧検出回路４に例えば、外部電源電圧が内部回路の閾
値よりも大きいレベルである場合（外部電源電圧＜基準
電圧）、ノード１１がＨになると、ノード１０の基準電
圧が判定回路１８のノード１３に接続されるとともに、
ノード８の外部電源電圧が判定回路１８のノード１２に
接続され、該回路を構成するＰＭＯＳＴ１８ａ，ＮＭＯ
ＳＴ１８ｄの導通抵抗が低下するとともに、ＰＭＯＳＴ
１８ｂ，ＮＭＯＳＴ１８ｃの導通抵抗が増大し、ノード
３の基準電圧よりもひくいレベルのＬレベル信号がトラ
ンジスタ２２を介してラッチ１９に出力されノード９に
Ｈが現れる。
電圧検出回路４に例えば、外部電源電圧が内部回路の閾
値よりも大きいレベルである場合（外部電源電圧＜基準
電圧）、ノード１１がＨになると、ノード１０の基準電
圧が判定回路１８のノード１３に接続されるとともに、
ノード８の外部電源電圧が判定回路１８のノード１２に
接続され、該回路を構成するＰＭＯＳＴ１８ａ，ＮＭＯ
ＳＴ１８ｄの導通抵抗が低下するとともに、ＰＭＯＳＴ
１８ｂ，ＮＭＯＳＴ１８ｃの導通抵抗が増大し、ノード
３の基準電圧よりもひくいレベルのＬレベル信号がトラ
ンジスタ２２を介してラッチ１９に出力されノード９に
Ｈが現れる。
【００１１】一方、外部電源電圧が内部回路の閾値より
も小さいＬレベルである場合、判定回路を構成するＰＭ
ＯＳＴ１８ａ，ＮＭＯＳＴ１８ｄの導通抵抗が増大する
とともに、ＰＭＯＳＴ１８ｂ，ＮＭＯＳＴ１８ｃの導通
抵抗が低下し、ノード３の基準電圧はあまり低下するこ
となくトランジスタ２２を介してラッチ１９に出力され
ノード９にＬが現れる。
も小さいＬレベルである場合、判定回路を構成するＰＭ
ＯＳＴ１８ａ，ＮＭＯＳＴ１８ｄの導通抵抗が増大する
とともに、ＰＭＯＳＴ１８ｂ，ＮＭＯＳＴ１８ｃの導通
抵抗が低下し、ノード３の基準電圧はあまり低下するこ
となくトランジスタ２２を介してラッチ１９に出力され
ノード９にＬが現れる。
【００１２】このようにして外部電源電圧を外部電源電
圧検出回路４により降圧を必要とするか否かを判定し、
該判定結果がスイッチ回路５に伝えられる。そして判定
結果が“Ｈ”であれば接点７に、即ち外部電源電圧が内
部回路の閾値よりも大きいレベルである場合は降圧回路
３にて降圧された電源電圧が内部電源電圧２として出力
され、判定結果が“Ｌ”であれば接点６に、即ち外部電
源電圧が内部回路の閾値よりも小さいレベルである場合
は降圧回路３で降圧されることなく外部電源電圧１がそ
のまま内部電源電圧２として出力されることとなる。
圧検出回路４により降圧を必要とするか否かを判定し、
該判定結果がスイッチ回路５に伝えられる。そして判定
結果が“Ｈ”であれば接点７に、即ち外部電源電圧が内
部回路の閾値よりも大きいレベルである場合は降圧回路
３にて降圧された電源電圧が内部電源電圧２として出力
され、判定結果が“Ｌ”であれば接点６に、即ち外部電
源電圧が内部回路の閾値よりも小さいレベルである場合
は降圧回路３で降圧されることなく外部電源電圧１がそ
のまま内部電源電圧２として出力されることとなる。
【００１３】このように本実施例によれば、外部電源電
圧を降圧回路３を介して降圧した電圧を出力する接点７
と、降圧回路３を介さずにそのまま出力する接点６とを
有するスイッチ回路５と、外部電源電圧の閾値を内部回
路の閾値よりも大きいか否かを判定する外部電源電圧検
出回路４とを設け、該検出回路４出力によりスイッチ回
路５を制御し、外部電源電圧が内部回路の閾値よりも小
さいときは降圧回路３で降圧せずにそのまま内部電源電
圧として供給するようにしたから、内部回路に安定した
電源電圧を供給することができ、電源電圧のマージンを
増大させることができる。
圧を降圧回路３を介して降圧した電圧を出力する接点７
と、降圧回路３を介さずにそのまま出力する接点６とを
有するスイッチ回路５と、外部電源電圧の閾値を内部回
路の閾値よりも大きいか否かを判定する外部電源電圧検
出回路４とを設け、該検出回路４出力によりスイッチ回
路５を制御し、外部電源電圧が内部回路の閾値よりも小
さいときは降圧回路３で降圧せずにそのまま内部電源電
圧として供給するようにしたから、内部回路に安定した
電源電圧を供給することができ、電源電圧のマージンを
増大させることができる。
【００１４】
【発明の効果】以上のように、この発明にかかる半導体
記憶装置によれば、外部電源電圧を降圧して出力する接
点と、降圧せずに出力する接点とを有するスイッチ手段
と、外部電源電圧の閾値を判定する外部電源電圧判定手
段とを備え、該判定手段出力に基づいて上記スイッチ手
段出力を選択して内部電源電圧として内部回路に供給す
るようにしたから、外部電源電圧が変化しても安定した
内部電源電圧を供給することができ、例えば通常は５Ｖ
で使用し、バックアップ時は３Ｖに切り換えて使用する
等、電源電圧のマージンを増大させることができるとい
う効果がある。
記憶装置によれば、外部電源電圧を降圧して出力する接
点と、降圧せずに出力する接点とを有するスイッチ手段
と、外部電源電圧の閾値を判定する外部電源電圧判定手
段とを備え、該判定手段出力に基づいて上記スイッチ手
段出力を選択して内部電源電圧として内部回路に供給す
るようにしたから、外部電源電圧が変化しても安定した
内部電源電圧を供給することができ、例えば通常は５Ｖ
で使用し、バックアップ時は３Ｖに切り換えて使用する
等、電源電圧のマージンを増大させることができるとい
う効果がある。
【図１】本発明の一実施例による半導体記憶装置の降圧
回路の周辺構成図。
回路の周辺構成図。
【図２】本発明の一実施例による半導体記憶装置の周辺
回路の詳細な構成を示す回路図。
回路の詳細な構成を示す回路図。
【図３】従来の半導体記憶装置の降圧回路を示す図。
１，８ 外部電源電圧
２，９ 内部電源電圧
３ 降圧回路
４ 外部電源電圧検出回路（判定回路）
５ スイッチ回路（手段）６，７
接点 ８〜１５ ノード １７ リングオシレータ １６ クランプ回路 １８ 判定回路 １９ ラッチ
５ スイッチ回路（手段）６，７
接点 ８〜１５ ノード １７ リングオシレータ １６ クランプ回路 １８ 判定回路 １９ ラッチ
Claims (1)
- 【請求項１】 外部電源電圧を降圧して内部電源電圧
として内部回路に供給する内部降圧手段を備えた半導体
記憶装置において、上記外部電源電圧を降圧して出力す
る接点と、降圧せずに出力する接点とを有するスイッチ
手段と、上記外部電源電圧の閾値を判定する外部電源電
圧判定手段とを備え、該判定手段出力に基づいて上記ス
イッチ手段出力を選択し、内部電源電圧として内部回路
に供給するようにしたを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149960A JPH04345995A (ja) | 1991-05-22 | 1991-05-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149960A JPH04345995A (ja) | 1991-05-22 | 1991-05-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04345995A true JPH04345995A (ja) | 1992-12-01 |
Family
ID=15486368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149960A Pending JPH04345995A (ja) | 1991-05-22 | 1991-05-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04345995A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149395A (ja) * | 1992-11-12 | 1994-05-27 | Nec Corp | 半導体装置 |
| US5696465A (en) * | 1995-02-08 | 1997-12-09 | Nec Corporation | Semiconductor circuit having constant power supply circuit designed to decrease power consumption |
| JP2008532108A (ja) * | 2005-01-25 | 2008-08-14 | サンディスク コーポレイション | バイパスモードを設けた電圧調整器 |
| JP2017021142A (ja) * | 2015-07-09 | 2017-01-26 | 株式会社ジャパンディスプレイ | 表示装置およびシステム |
-
1991
- 1991-05-22 JP JP3149960A patent/JPH04345995A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149395A (ja) * | 1992-11-12 | 1994-05-27 | Nec Corp | 半導体装置 |
| US5696465A (en) * | 1995-02-08 | 1997-12-09 | Nec Corporation | Semiconductor circuit having constant power supply circuit designed to decrease power consumption |
| JP2008532108A (ja) * | 2005-01-25 | 2008-08-14 | サンディスク コーポレイション | バイパスモードを設けた電圧調整器 |
| JP2017021142A (ja) * | 2015-07-09 | 2017-01-26 | 株式会社ジャパンディスプレイ | 表示装置およびシステム |
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