JPH043463A - 半導体メモリセル - Google Patents

半導体メモリセル

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JPH043463A
JPH043463A JP2104576A JP10457690A JPH043463A JP H043463 A JPH043463 A JP H043463A JP 2104576 A JP2104576 A JP 2104576A JP 10457690 A JP10457690 A JP 10457690A JP H043463 A JPH043463 A JP H043463A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリセルに係り、特にダイナミック
型ランダムアクセスメモリ（ＤＲＡＭ）のメモリセルに
関する。
（従来の技術） 半導体メモリであって読み／書き速度が同等のＲＡＭ　
（ランダムアクセスメモリ）のうちでは、ＤＲＡＭが最
も集積度が高い。これは、ＤＲＡＭのメモリセルは、第
９図に示すように、トランスファゲート用の１個の絶縁
ゲート型（ＭＯＳ）　トランジスタＱと情報記憶用の１
個のキャパシタＣのみからなる非常に簡素化された構成
の１トランジスタ型セルが用いられているからである。
なお、上記トランジスタのドレインはビット線ＢＬに、
ゲートはワード線ＷＬに接続されている。
そして、さらに、この１トランジスタ型セルを改良し、
より高い集積度（換言すれば、小さなメモリセル面積）
を達成しようとする努力がなされできた。
その第１の方法としては、シリコン基板表面に溝（トレ
ンチ）を掘り、そこにキャパシタを形成して表面積を増
す、いわゆるトレンチセルかあり、第２の方法としては
、多結晶シリコン膜で絶縁膜を挾んだ構造のキャパシタ
をトランスファゲートの上に積み重ねたスタ・ンクセル
かある。これらのトレンチセルやスタックセルは１Ｍビ
・ントＤＲＡＭから実用化されている。
また、第３の方法としては、トランスファゲート用の１
個のＭＯＳトランジスタと記憶用の１個のキャパシタと
が縦方向に配置されたクロスポイント型セルが提案され
ている（文献、　１９８６１ｓｓｃｃＤｉｇｅｓｔ　ｏ
ｆ　Ｔｅｃｈ、Ｐａｐｅｒｓ、”Ａ　４Ｍｂ　ＤＲＡＭ
　ｗｉｔｈ　Ｃｒｏｓｓ−ｐｏｉｎｔ　Ｔｒｅｎｃｈ　
Ｔｒａｎｓｉｓｔｏｒ　Ｃｅ１ｌ　ｐｐ、２６ｇ−２６
９）。
しかし、これらの高集積化の努力は、全て、製造プロセ
スを大幅に複雑に、かつ、時間のかかるものにしており
、同様な手法を今後とも取り続けることは困難を極める
ものと予想される。
一方、回路的な工夫で１個のメモリセルに多値を記憶さ
せることによって１セル当り２ビット以上の情報を記憶
させようとするアプローチもある（文献；　１９８５１
ｓｓｃｃ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈ、Ｐａｐｅｒ
ｓ。
Ａ　１Ｂ−Ｌｅｖｅｌｓ／ｃｅｌｌ　Ｄｙｎａｍｉｃ　
Ｍｅａ＋ｏｒｙ　　ｐｐ、２４６−２４７）。
しかし、この方法は、記憶保持、速度、周辺回路の複雑
さなどの点が障害になり、実用にはほど遠い状態である
。
（発明か解決しようとする課題） 上記したように従来のダイナミ・ツク型メモリセルは、
高集積化に際して製造プロセスが大幅に複雑に、かつ、
時間がかかるものになるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、既存のプロセス技術でより高い集積度を実現
でき、ビット単価を大幅に低減し得る半導体メモリセル
を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体メモリセルは、ドレイン（あるいはソー
ス）か第１の読み出し／書込みノードに接続される第１
のＭＯ５Ｉ−ランジスタと、この第１のＭＯＳトランジ
スタのソース（あるいはドレイン）側に直列接続された
１個以上の第２のＭＯ５Ｉ−ランジスタと、これらのＭ
ＯＳトランジスタの各ソース（あるいはドレイン）にそ
れぞれ一端が接続された情報記憶用のキャパシタとを具
備することを特徴とする。
（作　用） 直列接続されたトランジスタ群を所定の順序でオン／オ
フ制御することにより、各キャパシタの記憶情報を第１
の読み出し／書込みノードに順次読み出し、各キャパシ
タに情報を順次書込むことが可能になる。
この場合、直列接続されたトランジスタ群のうち第１の
トランジスタに対して他端側の第２のトランジスタのソ
ースが別の読み出し／書込みノードに接続されない場合
には、各キャパシタに第１の読み出し／書込みノードの
情報を順次書込むことが可能になる。
これに対して、直列接続されたＭＯＳトランジスタ群の
うち第１のＭＯＳトランジスタに対して他端側の第２の
ＭＯＳトランジスタのソースと第２の読み出し／書込み
ノードとの間に第３のＭＯＳトランジスタを接続し、直
列接続されたＭＯＳトランジスタ群を所定の順序でオン
／オフ制御することにより、各キャパシタの記憶情報を
第１の読み出し／書込みノードに順次読み出し、各キャ
パシタに第２の読み出し／書込みノードの情報を順次書
き込むことが可能になる。あるいは、各キャパシタの記
憶情報を第２の読み出し／書込みノードに順次読み出し
、各キャパシタに第１の読み出し／書込みノードの情報
を順次書き込むことが可能になる。
また、上記第１のＭＯＳトランジスタまたは第３のＭＯ
８Ｉ−ランジスタを選択的に使用するようにスイッチ制
御し、直列接続されたＭＯＳトランジスタ群を所定の順
序でオン／オフ制御することにより、第１の読み出し／
書込みノードまたは第２の読み出し／書込みノードとの
間で選択的に情報のやりとりを行うことが可能になる。
このような回路構成を用いることにより、既存のプロセ
ス技術でより高い集積度を実現し、ビット単価を大幅に
低減することが可能になるので、高集積化に際して製造
プロセスが大幅に複雑に、かつ、時間がかかるものにな
るという問題を回避できる。さらに、新しいプロセス技
術を開発すれば、集積度を一層飛躍的に向上させること
ができる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図は、第１実施例に係るＤＲＡＭのメモリセルを示
しており、Ｎ１は第１の読み出し／書込みノード、Ｑｌ
はこの第１の読み出し／書込みノードＮ１にドレインが
接続された第１のＭＯＳトランジスタ、Ｑ２〜Ｑ４は上
記第１のＭＯＳトランジスタＱ１のソース側に直列接続
された１個以上（本例では３個）の第２のＭＯＳトラン
ジスタ、Ｃ１〜Ｃ４はこれらの４個のトランジスタＱ、
〜Ｑ４の各ソースにそれぞれ一端が接続された情報記憶
用のキャパシタである。
上記ＤＲＡＭセルにおける直列接続された４個のトラン
ジスタＱ１〜Ｑ４の各ゲートは対応してワード線ＷＬ、
〜Ｗ　Ｌ　４に接続されており、上記第１の読み出し／
書込みノードＮ１はビ・ソト線ＢＬに接続されており、
上記キャ１＜シタＣ１〜Ｃ４の各他端はキャパシタプレ
ート電位ＶＰＬに共通に接続されている。
第２図のタイミング波形は、第１図のメモリセルの読み
出し動作の一例を示している。即ち、ワード線ＷＬ、〜
ＷＬ４を図示のようなタイミングでオン／オフ制御して
トランジスタＱ１〜Ｑ４の順序でオン、トランジスタＱ
４〜Ｑ１の順序でオフさせるものとする。すると、時刻
ｔ１ではトランジスタＱ、がオンになってキャノスシタ
Ｃ１の記憶情報がトランジスタＱ１を経て第１の読み出
し／書込みノードＮ１に読み出され、時刻ｔ２ではトラ
ンジスタＱ２がオンになってキャノくシタＣ２の記憶情
報がトランジスタＱ１およびＱ２を経て第１の読み出し
／書込みノートＮ１に読み出され、時刻ｔ３ではトラン
ジスタＱ、かオンになってキャパシタＣ３の記憶情報が
トランジスタＱ。
〜Ｑ３を経て第１の読み出し／書込みノードＮ１に読み
出され、時刻ｔ４てはトランジスタＱ４かオンになって
キャパシタＣ４の記憶情報がトランジスタＱ１〜Ｑ４を
経て第１の読み出し／書込みノードＮ１に読み出される
。時刻ｔ、ではトランジスタＱ４がオフになってキャパ
シタＣ４に情報が書込まれ、時刻ｔ６ではトランジスタ
Ｑ３かオフになってキャパシタＣ３に情報が書込まれ、
時刻ｔ７ではトランジスタＱ２がオフになってキャパシ
タＣ２に情報が書込まれ、時刻ｔ８ではトランジスタＱ
１がオフになってキャパシタＣ１に情報が書込まれる。
このような第１実施例のメモリセルによれば、直列接続
されたトランジスタＱ１〜Ｑ４を所定の順序でオン／オ
フ制御することにより、第１の読み出し／書込みノード
Ｎ１に近い側のキャパシタＣ３から各キャパシタ０１〜
Ｃ４の記憶情報を第１の読み出し／書込みノードＮ１に
順次読み出し、第１の読み出し／書込みノードＮ１に遠
い側のキャパシタＣ４から各キャパシタ０４〜Ｃ１に第
１の読み出し／書込みノードＮ１の情報を順次書込む（
再書込み）ことが可能になる。
第３図は、第２実施例に係るＤＲＡＭのメモリセルを示
しており、第１実施例のメモリセルの構成と比べて、直
列接続されたトランジスタＱ１〜Ｑ４のうち第１のトラ
ンジスタＱ１に対して他端側の第２のトランジスタＱ４
のソースと第２の読み出し／書込みノードＮ２との間に
第３のＭＯＳトランジスタＱ、が接続され、この第３の
トランジスタＱ、のゲートはワード線Ｗ　Ｌ　Ｓに接続
されている点が異なり、その他は同じであるので第１実
施例と同じ符号を付している。ここで、第１の読み出し
／書込みノードＮ１および第２の読み出し／書込みノー
ドＮ２は同じビット線ＢＬに接続されている場合を示し
たが、例えば第１の読み出し／書込みノードＮ１および
第２の読み出し／書込みノードＮ２が別々のビット線Ｂ
Ｌ、　、ＢＬ２に接続されていてもよい。
第４図のタイミング波形は、第３図のメモリセルの読み
出し動作および書込み動作の一例を示している。即ち、
ワード線ＷＬ、〜ＷＬ、を図示のようなタイミングでオ
ン／オフ制御してトランジスタＱ１〜Ｑ、の順序でオン
、トランジスタＱ１〜Ｑ５の順序でオフさせるものとす
る。すると、時刻ｔ１でトランジスタＱ１がオンになっ
てキャパシタＣ１の記憶情報がトランジスタＱ１を経て
第１の読み出し／書込みノードＮ１に読み出され、時刻
ｔ２でトランジスタＱ２がオンになってキャパシタＣ２
の記憶情報がトランジスタＱ１およびＱ２を経て第１の
読み出し／書込みノードＮ１に読み出され、時刻ｔ３で
トランジスタＱ３がオンになってキャパシタＣ３の記憶
情報がトランジスタＱｌ−Ｑ３を経て第１の読み出し／
書込みノードＮ１に読み出され、時刻ｔ４でトランジス
タＱ４がオンになってキャパシタＣ４の記憶情報がトラ
ンジスタＱ１〜Ｑ４を経て第１の読み出し／書込みノー
ドＮ、に読み出される。この後、トランシスタＱ１がオ
フ、トランジスタＱ、かオンになり（この動作順序は逆
でもよい）、時刻ｔ５でトランジスタＱ２かオフになっ
てキャパシタＣ１に情報が書込まれ、時刻ｔ、、でトラ
ンジスタＱ。
かオフになってキャパシタＣ２に情報か書込まれ、時刻
ｔ７てトランジスタＱ４がオフになってキャパシタＣ９
に情報が書込まれ、時刻ｔ８てトランジスタＱ、がオフ
になってキャパシタＣ４に情報が書込まれる。
このような第２実施例のメモリセルによれば、直列接続
されたトランジスタＱ１〜Ｑ、を所定の順序でオン／オ
フ制御することにより、第１の読み出し／書込みノード
Ｎ１に近い側のキャパシタＣ３から各キャパシタ０１〜
Ｃ４の記憶情報を第１の読み出し／書込みノードＮ１に
順次読み出し、第１の読み出し／書込みノードＮ１に近
い側のキャパシタＣ２から各キャパシタＣ１〜Ｃ４に第
２の読み出し／書込みノードＮ２の情報を順次書込むこ
とが可能になる。
なお、第４図のタイミング波形におけるワード線ＷＬ、
〜ＷＬ、の駆動順序をＷＬ、〜ＷＬ、の逆に変更して、
トランジスタＱ５〜Ｑ、の順序でオン、トランジスタＱ
５〜Ｑ１の順序てオフさせるようにすると、第２の読み
出し／書込みノードＮ２に近い側のキャパシタＣ４から
各キャパシタＣ４〜Ｃ１の記憶情報を第２の読み出し／
書込みノードＮ２に順次読み出し、第２の読み出し／書
込みノードＮ２に近い側のキャパシタＣ４から各キャパ
シタＣ４〜Ｃ１に第１の読み出し／書込みノードＮ１の
情報を順次書き込むことが可能になる。
また、第１のトランジスタＱ、または第３のトランジス
タＱ５を選択的に使用するようにスイッチ制御し、直列
接続されたトランジスタ群を前記第１実施例に準じてオ
ン／オフ制御すれば、メモリセルと第１の読み出し／書
込みノードＮ１または第２の読み出し／書込みノードＮ
２との間で選択的に情報をやりとりすることが可能にな
る。
なお、上記各実施例で述べたような順次−読み出し、順
次書込みにより、ＤＲＡＭのランダムアクセス性やアク
セスタイムにある程度の制限か加わる。しかし、既存の
ＤＲＡＭにもニブルモードのような４ビツトシリアルア
クセスの動作かあり、上記実施例のようなシリアルアク
セス性は十分骨は入れられる。あるいは、４ビツトのシ
リアル・パラレル変換を行えば、×４ビット構成のＤＡ
ＲＭとして完全にランダムアクセス性を保つことかでき
る。さらに、近年のＤＲＡＭの応用をみれば、キャッシ
ュメモリとの間のブロック転送や画像用データの処理、
保持などのようにシリアルアクセスで対応可能な分野が
急速に拡大しており、上記した程度のランダムアクセス
性の制限は何ら本発明の高集積化可能な特長を妨げるも
のとはならない。むしろ、本発明のＤＲＡＭセルは、後
述するように１ビット当りのセル面積を大幅に縮小し、
ビット単価を大幅に低減できるので、磁気ディスクなど
の記憶媒体の代替として使用するために低価格で大容量
のＤＲＡＭを既存の技術で実現したい場合には好適であ
る。
ところで、従来のＤＲＡＭセルをスタックセル構造とす
る場合に、セル面積の縮小の限界は８Ｆ２　（Ｆはセル
の一辺の最小寸法）といわれているが、本発明のＤＲＡ
Ｍセルをスタックセル構造とする場合には、第２のトラ
ンジスタＱ２〜Ｑ４およびそれぞれに対応して接続され
ているキャパシタＣ２〜Ｃ４の各１組のパターン面積を
原理的にそれぞれ４Ｆ２で実現することが可能になり、
１キャパシタ当り１ビツトの記憶方式とすると、セルの
１ビット当りの面積を大幅に縮小することが可能になり
、高集積化が可能になる。
即ち、第５図（ａ）は、前記第１実施例のＤＲＡＭ−ｔ
ｒルをスタックセル構造としてオーブン・ビット方式の
ＤＲＡＭセルアレイに使用した場合の平面パターンを示
しており、そのＢ−Ｂ線に沿う断面構造を第５図（ｂ）
に示している。即ち、５０は半導体基板、５１は素子分
離領域、５２は半導体基板表面で４個のトランジスタＱ
１〜Ｑ４の５ＤＧｅＲ域（ソース、チャネル及びドレイ
ンの各領域からなる活性領域）が直線状に配置されたセ
ルＳＤＧ領域、ＷＬ、−ＷＬ、はそれぞれ上記４個のト
ランジスタＱ１〜Ｑ４のゲート（ワード線）、５３．〜
５３４はそれぞれ４個の情報記憶用キャパシタ０１〜Ｃ
４のストレージノード、５４、〜５４４はそれぞれ上記
４個のストレージノード５３．〜５３４と上記４個のト
ランジスタＱ１〜Ｑ４の各ソース領域とのコンタクト、
５５は第１のトランジスタＱ１のドレイン領域とビット
線ＢＬとのコンタクト（ビット線コンタクト）、５６は
ゲート絶縁膜、５７は層間絶縁膜、５８はそれぞれ４個
のキャパシタＣ１〜Ｃ４の絶縁膜、５９は４個のキャパ
シタ０１〜Ｃ４のプレート電極、６０は層間絶縁膜であ
る。なお、上記ビット線コンタクト５５は、図示しない
もう１つのメモリセルに対しても共通に設けられており
、メモリセル２個に対して１個（８ビット当り１個）の
ビット線コンタクト、換言すれば、４ビット当り１／２
個のビット線コンタクトが設けられていることになる。
これに対して、第１０図は、従来のフォールデッド・ビ
ット方式のＤＲＡＭセルアレイにおけるスタックセルの
平面パターンを示しており、１０１は素子分離領域、１
０２は転送ゲート用トランジスタのＳＤＧ　（ソース・
ドレイン・ゲート）領域、１０３はこのトランジスタの
ケート（ワード線）、１０４は図示しない別のトランジ
スタのワード線、１０５は情報記憶用キャパシタのスト
レージノード、１０６はこのストレージノードと上記ト
ランジスタのソース領域とのコンタクト、１０７は上記
トランジスタのドレイン領域とビット線とのコンタクト
であり、情報記憶用キャパシタのプレート電極およびビ
ット線は図示を省略している。
また、第１１図は、従来のオープン・ビット方式のＤＲ
ＡＭセルアレイにおけるスタックセルの平面パターンを
示しており、１１１は素子分離領域、１１２は転送ゲー
ト用トランジスタのＳＤＧ領域、１１３はこのトランジ
スタのゲート（ワー）’線）、１１４は情報記憶用キャ
パシタのストレージノード、１１５はこのストレージノ
ードと上記トランジスタのソース領域とのコンタクト、
１１６は上記トランジスタのドレイン領域とビット線と
のコンタクト（ビット線コンタクト）であり、情報記憶
用キャパシタのプレート電極およびビット線は図示を省
略している。
ここで、第１０図、第１１図において、パターン最小寸
法をＦで表わし、マスクパターンの会わせ余裕を０．５
Ｆとすると、第１０図に示した従来のセルの長辺は５．
５Ｆ、第１１図に示した従来のセルの長辺は４．５Ｆに
なる。
これに対して、第５図（ａ）、（ｂ）のセルは、第１の
トランジスタＱ１およびキャパシタＣ１のパターン部分
の長辺は４．５Ｆであるが、第２のトランジスタＱ２〜
Ｑ４およびそれぞれに対応して接続されているキャパシ
タＣ２〜Ｃ４の各１組のパターン部分の長辺はそれぞれ
３Ｆになるので、セル全体としては長辺が１３．５Ｆと
なる。
従って、第５図（ａ）、（ｂ）のセルは、１キャパシタ
当り１ビツトの記憶方式とすると、セルの１ビット当り
の長辺は３．３７５Ｆとなり、第１１図に示した従来の
セルの長辺の７５％、第１０図に示した従来のセルの長
辺の６１％にしかならず、セルの１ビット当りの面積は
大幅に縮小し、高集積化が可能になる。
また、上記各実施例のＤＲＡＭセルは、キャパシタＣＪ
−Ｃ４の面積か第１０図および第１１図に示した従来の
セルのキャパシタＣの面積よりも小さくなっており、い
わゆるキャパシタ容量Ｃ５が減少し、ビット容量ＣＢ／
キャパシタ容量Ｃ５が大きくなるように思われる。しか
し、前記第１の読み出し／書込みノードにＤＲＡＭセル
が２組（１組は図示していない）接続されることにより
、８ビット当り１個のビットコンタクト（４ビット当り
１／２個のビットコンタクト）しかないので、ビット容
ｊｉＣＢも大幅に減少している。従って、Ｃａ　／　Ｃ
ｓＯ値は、むしろ、従来よりも下回るようになり、デー
タ読み出し時の電位変化が大きくなる。しかも、ビット
容ｊｉＣＥが大幅に減少するということは、消費電流の
削減になる。
ナオ、上記キャパシタ容量Ｃ５に関しては、ある程度の
プロセス変更を必要としても構わないならば、文献；　
１９ｇ８１ＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ
、　ｐｐ。
５９２−５９５　”　３−ＤＩＭＥＮＳＩＯＮＡＬ　５
ＴＡＣＫＥＤ　ＣＡＰＡＣＩＴＯＲＣＥＬＬ　ＰＯＲ１
６Ｍ　ＡＮＤ　６４Ｍ　ＤＲＡＭＳ”　とか同しく上記
文献のｐｐ、６００−６０３”５ｔａｃｋｅｄ　Ｃａｐ
ａｃｉｔｏｒ　Ｃｅ１ｌｓｆｏｒ　Ｈｉｇｈ−ｄｅｎｓ
ｉｔｙ　ｄｙｎａｍｉｃ　ＲＡＭ５　”に示されている
ような技術を用いれば、大きくすることかできる。この
場合には、ビット線とワード線との各交点に１ビツトづ
つ配置されるアレイ構成となる。
また、本発明のＤＲＡＭセルは、上記したようなスタッ
クセル構造に限らず、文献、　１９８９１ＥＤＭＴｅｃ
ｈｎｉｃａｌ　Ｄｉｇｅｓｔ、　ｐｐ、２３−２８　　
Ａ　ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅ　Ｔｒａｎｓｉｓ
ｔｏｒ（ＳＧＴ）　Ｃｅ１ｌ　ｆｏｒ　８４／２５８Ｍ
ｂｉｔ　ＤＲＡＭｓ”に示されているような技術を用い
、例えば第６図に断面構造を示すように、例えば２組の
縦型トランジスタおよび縦型キャパシタが積み重ねられ
たクロスポイントセル構造とすることも可能である。こ
こで、６１は表面に部分的に凸部が形成された半導体基
板、６２は基板凸部の上面に形成された第１のトランジ
スタＱ１のドレイン領域、６３は基板凸部の側面上端部
上にゲート絶縁膜を介して形成されたトランジスタのゲ
ート（ワード線ＷＬ＋またはＷＬ２）、６４は基板凸部
の側表面に部分的に形成された導電層（第１のトランジ
スタＱ１のソース領域・キャパシタＣ１のストレジノー
ド・第２のトランジスタＱ２のドレイン領域）、６５は
基板凸部の側表面の下端部に形成された第２のトランジ
スタＱ２のソース領域、６６は基板凸部の側表面上にゲ
ート絶縁膜を介して部分的に形成されたキャパシタＣＩ
またはＣ２のプレート電極、ＢＬはビット線、６７はこ
のビット線ＢＬと前記第１のトランジスタＱ１のドレイ
ン領域６２とのコンタクト（ビット線コンタクト）であ
る。
このようなりロスポイントセル構造にすれば、積み重ね
た縦型トランジスタおよび縦型キャパシタの組数のビッ
ト分を従来のセルサイズに集積化することができる。
なお、前記第１実施例では、キャパシタＣ１〜Ｃ４の各
他端をキャパシタプレート電位ＶＰＬに共通に接続して
いる場合を示したが、キャパシタＣ１〜Ｃ４の各他端を
外部から与えられる電源電位Ｖｃｃや接地電位ＶＳＳに
共通に接続してもよく、文献；　ＩＥＥＥ　ＪＯＵＲＮ
ＡＬ　ＯＦ　５ＱＬＩＤ−８ＴＡＴＥ　ＣＩＲＣＵＩＴ
Ｓ“ＶＯＬ、５Ｃ−１７，ＮＯ，５，ｐ、８７２　ＯＣ
Ｔ、１９ｇ２　’　　Ａ　Ｓｔｏｒａｇｅ−Ｎｏｄｅ−
Ｂｏｏｓｔｅｄ　ＲＡＭ　ｗｉｔｈ　Ｗｏｒｄ−Ｌｉｎ
ｅ　Ｄｅｌａｙ　Ｃｏｌ１ｌｐｅｎｓａｔ　ｔｏｎ　　
に示されているようなキャパシタプレートをクロック動
作させる技術を用い、例えば第７図に示すように構成し
てもよい。ここで、ＰＬ、〜ＰＬ４はキャパシタＣｌ−
０４の各他端が対応して接続されるキャパシタプレート
配線であり、その他は第１図中と同じであるので第１図
中と同し符号を付している。
また、文献；　ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　５Ｑ
ＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ”ＶＯＬ、２３
．ＮＯ，５，ｐ、ＩＬ７１〜１１７５．ＯＣＴ　１９８
８″Ａｎ　ＥｘｐｅｒｉＩＩｌｅｎｔａｌ　５１２−ｂ
ｉｔ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙｗｉｔｈ
　Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｓｔｏｒａｇｅ　Ｃｅ
１ｌ　　に示されているようなキャパシタに強誘電体を
用いる技術を適用した場合、例えば回路構成は第７図に
示すようになる。強誘電体膜を単に誘電率の高い絶縁膜
として用いた場合はこれまで説明した実施例と同様の動
作になるか、この文献のように強誘電体膜中の電気的ダ
イポールの向きによって“０““１”を記憶して、不揮
発性を持たせる場合には、−旦、書き込んだ後は、非破
壊読み出しになるので、第１２図のタイミング波形図に
示すようなワード線のタイミングで各キャパシタの情報
の読み出しが行えることになる。
また、文献；　１９８９　ＳｙｍｐｏｓｉｕＩｌｏｒ　
ＶＬＳＩ　Ｃ１ｒｃｕｉｔｓ、Ｄｉｇｅｓｔ　　ｏｒ　
　Ｔｅｃｈ、Ｐａｐｅｒｓ、ｐｐ、１０１−１０２　−
　　Ａ　　Ｎｏｖｅｌ　Ｍｅｍｏｒｙ　Ｃｅ１ｌ　Ａｒ
ｃｈｉｔｅｃｔｕｒｅ　ｆｏｒ　Ｈｉｇｈ−Ｄｅｎｓｊ
ｔｙＤＲＡＭｓ″Ｐｉｇ、１（ｂ）に示されているよう
なキャパシタ両端に転送ゲートを接続する技術を用い、
例えば第８図に示すように構成してもよい。ここで、Ｑ
１′〜Ｑ４’　は直列接続された転送ゲート用トランジ
スタであり、このトランジスタＱ１〜Ｑ４’　の各ソー
スが対応してキャパシタＣ１〜Ｃ４の各他端に接続され
ており、トランジスタＱ１〜Ｑ４　の各ゲートは対応し
てトランジスタＱ１〜Ｑ４の各ゲートに接続されており
、その他は第１図中と同じであるので第１図中と同じ符
号を付している。また、トランジスタＱ＋のドレインお
よびトランジスタＱ１　のドレインは相補的なビット線
ＢＬ、ＢＬ　（あるいはセンスアンプの一対の差動入力
端）に各対応して接続されている。
また、上記各実施例では、１個のキャパシタに“１“か
“０°かの１ビット信号、即ち、１デイジタル情報を記
憶する場合を示したが、回路的な工夫で１個のキャパシ
タに複数ビットの情報（多値）を記憶させるようにして
もよい。
また、上記各実施例では、第１の読み出し／書込みノー
ドをビット線ＢＬに接続した場合を示したが、第１の読
み出し／書込みノードを直接にセンスアンプの入力端に
接続してもよい。
［発明の効果］ 上述したように本発明の半導体メモリセルによれば、既
存のプロセス技術でより高い集積度を実現でき、ビット
単価を大幅に低減することができる。
従って、磁気ディスクなどの記憶媒体の代替として使用
するために低価格で大容量のＤＲＡＭを既存の技術で実
現したい場合には好適である。
【図面の簡単な説明】
第１図は本発明の半導体メモリセルの第１実施例を示す
等価回路図、第２図は第１図のメモリセルの読み出し動
作の一例を示すタイミング波形図、第３図は本発明の半
導体メモリセルの第２実施例を示す等価回路図、第４図
は第３図のメモリセルの読み出し動作および書込み動作
の一例を示すタイミング波形図、第５図（ａ）は第１図
の半導体メモリセルをスタックセル構造としてオープン
・ビット方式のＤＲＡＭセルアレイに使用した場合の平
面パターンの一例を示す図、第５図（ｂ）は同図（ａ）
のＢ−Ｂ線に沿う断面図、第６図は本発明の半導体メモ
リセルをクロスポイントセル構造とした場合の一例を示
す断面図、第７図および第８図はそれぞれ第１図の半導
体メモリセルの変形例を示す等価回路図、第９図は従来
の１トランジスタ型セルを示す等価回路図、第１０図は
従来のフォールデッド・ビット方式のＤＲＡＭセルアレ
イにおけるスタックセルの平面パターンを示す図、第１
１図は従来のオーブン・ビット方式のＤＲＡＭセルアレ
イにおけるスタックセルの平面パターンを示す図、第１
２図は第７図のメモリセルの読み出し動作の一例を示す
タイミング波形図である。 Ｎ１・・・第１の読み出し／書込みノード、Ｎ２・・・
第２の読み出し／書込みノード、Ｑｌ・・・第１のＭＯ
Ｓトランジスタ、Ｑ２〜Ｑ４・・・第２のＭＯＳトラン
ジスタ、Ｑ５・・・第３のトランジスタ、Ｃ１〜Ｃ４・
・・情報記憶用のキャパシタ、ＷＬ、〜ＷＬ５・・・ワ
ード線、ＢＬ、ＢＬ、ＢＬ、　、ＢＬ２・・・ビット線
、５０・・・半導体基板、５１・・・素子分離領域、５
２・・・セルＳＤＧ領域、５３１〜５３４・・ストレー
ジノード、５４、〜５４４・・・ストレージノードとソ
ース領域とのコンタクト、５５・・・ビット線コンタク
ト、５６・・・ゲート絶縁膜、５７．６０・・・層間絶
縁膜、５８・・・キャパシタ絶縁膜、５９・・・キャパ
シタプレート電極、６１・・・半導体基板、６２・・・
第１のトランジスタのドレイン領域、６３・・・トラン
ジスタのゲート、６４・・導電層、６５・・・第２のト
ランジスタのソース領域、６６・・・キャパシタのプレ
ート電極、６７・・ビット線コンタクト。 出願人代理人　弁理士　鈴江武彦 第１ 区 此２図 第 区 第６ 区 諏７図 第 図 第９図 トー−５、５Ｆ　−−ｔ ＩＮｏ図 ド−−−−４，５Ｆ−門

Claims (13)

    【特許請求の範囲】
  1. （１）一端が第１の読み出し／書込みノードに接続され
    る第１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタの他端側に直列接続され
    た１個以上の第２のＭＯＳトランジスタと、 これらのＭＯＳトランジスタの各他端にそれぞれ一端が
    接続された情報記憶用のキャパシタとを具備することを
    特徴とする半導体メモリセル。
  2. （２）前記直列接続されたトランジスタ群は所定の順序
    でオン／オフ制御されることを特徴とする請求項１記載
    の半導体メモリセル。
  3. （３）前記読み出し／書込みノードはビット線あるいは
    センスアンプの入力端に接続されることを特徴とする請
    求項１または２記載の半導体メモリセル。
  4. （４）前記トランジスタ群の各ゲートは別々のワード線
    に接続されることを特徴とする請求項１または２記載の
    半導体メモリセル。
  5. （５）前記キャパシタ群の各他端は共通の電位端に接続
    されることを特徴とする請求項１または２記載の半導体
    メモリセル。
  6. （６）前記キャパシタ群の各他端は別々の配線に接続さ
    れることを特徴とする請求項１または２記載の半導体メ
    モリセル。
  7. （７）前記第１のＭＯＳトランジスタおよび第２のＭＯ
    Ｓトランジスタと同数の直列接続された転送ゲート用Ｍ
    ＯＳトランジスタをさらに有し、この転送ゲート用ＭＯ
    Ｓトランジスタの各他端が前記キャパシタ群の各他端に
    対応して接続されることを特徴とする請求項１または２
    記載の半導体メモリセル。
  8. （８）前記第１のＭＯＳトランジスタの一端および直列
    接続された転送ゲート用ＭＯＳトランジスタ群の一端は
    相補的なビット線あるいはセンスアンプの一対の差動入
    力端に各対応して接続されることを特徴とする請求項７
    記載の半導体メモリセル。
  9. （９）前記直列接続されたトランジスタ群のうち第１の
    トランジスタに対して他端側の第２のトランジスタの他
    端は別の読み出し／書込みノードに接続されないことを
    特徴とする請求項１または２記載の半導体メモリセル。
  10. （１０）前記直列接続されたトランジスタ群のうち第１
    のＭＯＳトランジスタに対して他端側の第２のＭＯＳト
    ランジスタの他端は第３のＭＯＳトランジスタを介して
    第２の読み出し／書込みノードに接続され、この第３の
    ＭＯＳトランジスタを含むトランジスタ群は所定の順序
    でオン／オフ制御されることを特徴とする請求項１記載
    の半導体メモリセル。
  11. （１１）前記直列接続されたトランジスタ群のうち第１
    のＭＯＳトランジスタに対して他端側の第２のＭＯＳト
    ランジスタの他端は第３のＭＯＳトランジスタを介して
    第２の読み出し／書込みノードに接続され、上記第１の
    ＭＯＳトランジスタまたは第３のＭＯＳトランジスタは
    選択的に使用されるようにスイッチ制御され、この第１
    のＭＯＳトランジスタまたは第３のＭＯＳトランジスタ
    を含むトランジスタ群は所定の順序でオン／オフ制御さ
    れるることを特徴とする請求項１記載の半導体メモリセ
    ル。
  12. （１２）前記直列接続されたトランジスタ群のそれぞれ
    のソース・ドレイン・ゲート領域が半導体基板表面で直
    線状に配置され、これらのトランジスタ群の各ソース領
    域あるいは各ドレイン領域にそれぞれ対応して設けられ
    る情報記憶用キャパシタのストレージノードがコンタク
    トするスタックセル構造を有することを特徴とする請求
    項１または９記載の半導体メモリセル。
  13. （１３）前記直列接続されたトランジスタ群はそれぞれ
    縦型トランジスタが用いられ、これらに対応して設けら
    れる情報記憶用キャパシタは縦型キャパシタが用いられ
    、これらが積み重ねられたクロスポイントセル構造を有
    することを特徴とする請求項１または９記載の半導体メ
    モリセル。
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