JPH0434703B2 - - Google Patents

Description

【発明の詳細な説明】 （発明の分野） この発明は半導体集積回路等の論理回路を試験
するための論理回路試験装置に関し、特に複数の
被試験論理回路の動作タイミングを同一となるよ
うに設定して、これらを同時に試験するための論
理回路試験装置に関する。

（発明の背景） 論理回路の機能試験を行うにあたつては、論理
回路試験装置内のパターン発生器より試験パター
ンと期待値パターンとを発生し、その試験パター
ンを被試験論理回路に印加して、その結果被試験
論理回路から出力されるデータと期待値パターン
を比較することにより、その被試験論理回路の良
否を判定するようにしている。

論理回路の複雑、高度化により、これらを試験
するための論理回路試験装置も複雑且つ高性能化
を必要とし、したがつて極めて高価なものとなつ
ている。このような高価な試験装置を用いて論理
回路の試験を行う場合には、可能な限り試験効率
を向上させて試験コストを低減させることが必要
となる。したがつて、例えば複数の論理回路を一
台の論理回路試験装置で、同時に試験できること
が望まれている。

第１図に従来の論理回路試験装置を用いて複数
個のランダムロジつク回路を試験する場合に考え
られる構成例をしめす。図においては簡単のため
に２個の論理回路を試験する場合を示している。
タイミング発生器１は被試験論理回路６及び７に
クロツク信号を共通に与える。被試験論理回路
６，７はこれにより動作状態となる。パターン発
生器２はタイミング発生器１により定められる周
期で、試験パターンと期待値パターンを発生す
る。試験パターンはフオーマツタ３により波形整
形され、タイミング発生器１により定められるタ
イミングで出力されて、被試験論理回路６，７に
共通に加えられる。被試験論理回路６及び７の出
力信号は、それぞれ比較回路４，５に与えられ
る。比較回路４及び５にはパターン発生器２から
期待値パターンが共通に与えられ、タイミング発
生器１からストローブ信号が与えられたとき、被
試験論理回路の出力信号と期待値パターンとを比
較して、その比較結果を出力する。このようにし
て、複数の被試験論理回路の特性が相互に同一に
あるならば、これらを同時に試験することができ
る。

しかしながら現実の論理回路のなかには、例え
ばマイクロプロセツサのように、同一種類に属す
るものであつても、内部の動作開始タイミングが
異なるものがある。すなわち第２図に示すよう
に、二つのマイクロプロセツサＡ，Ｂに共通に与
えられたクロツク信号に対して、それぞれのマイ
クロプロセツサから出力されるアドレスラツチイ
ネーブル（ALE）信号までの遅延時間はTa，Tb
のように、それぞれ相違している。マイクロプロ
セツサにおいてはこのような自己の出力する信
号、例えばALEを基準クロツクとして各種のタ
イミング特性が規定されている。したがつて第２
図に於いて、マイクロプロセツサＡを試験する場
合には、ALEの立ち上がり時点taを基準として、
この基準時点から所定の位相関係にある試験パタ
ーンを与える必要がある。またマイクロプロセツ
サＢを試験する場合には、同様に時点tbを基準と
して試験パターンを加える必要がある。

このように、マイクロプロセツサ等を被試験論
理回路とする場合には、被試験論理回路毎に異な
る位相の試験パターンを与える必要があるため、
複数個の被試験論理回路を同時に試験することは
困難である。すなわち従来の論理回路試験装置に
よれば、このような場合、被試験論理回路に対応
してそれぞれ異なる位相の試験パターンを発生さ
せることを要するため、複雑なハードの追加と試
験を実行するためのプログラムの変更を必要と
し、したがつて事実上このような試験を行うこと
は困難であつた。

（発明の目的） この発明の目的は複数の被試験論理回路におけ
る基準クロツクの位相を同一となるように補正し
て、これら複数の被試験論理回路を同一の試験パ
ターンで同時に試験することができる論理回路試
験装置を提供することにある。

（発明の概要） この発明によれば、タイミング発生器より複数
個の被試験論理回路に対して、同一のクロつク信
号を共通に与え、そのクロつク信号に対する被試
験論理回路の基準クロツク（例えば上記のALE
等）の遅延時間を、かく被試験論理回路について
測定する。一の被試験論理回路の遅延時間を基準
として他の被試験論理回路の遅延時間の差を求
め、その差に基ずいて得られた補正値を遅延時間
補正値として記憶する。タイミング発生器からの
クロつク信号は、この遅延時間補正値に基づいて
可変遅延回路によりその位相が遅延され、対応す
る被試験論理回路に与えられる。このようにする
ことにより複数の被試験論理回路の基準クロツク
が同一位相に設定され、内部状態が同一のタイミ
ングで動作するようになる。したがつて、論理回
路試験装置から、同一の試験パターンを全ての被
試験論理回路に共通に与えて、これらを同時に試
験することができる。

（発明の実施例） 第３図はこの発明による論理回路試験装置の一
例を示し、第１図と対応する部分には同一符号を
つけてある。また図示していないが、この論理回
路試験装置全体の制御はCPUによりおこなつて
いる。この発明においては、タイミング発生器１
より出力されたクロツク信号は可変遅延回路８，
９を経由してそれぞれ被試験論理回路７．６に与
えられる。この可変遅延回路８及び９の遅延時間
はレジスタ１０，１１より与えられる遅延時間補
正値によりそれぞれ設定される。

この論理回路試験装置により複数の被試験論理
回路６，７を試験する場合には、まずタイミング
発生器１から出力されるクロツク信号に対する各
被試験論理回路の基準クロツクの遅延時間に測定
する。この測定は、可変遅延回路８，９を同一の
遅延時間に設定するか、またはこれらを経由しな
いことにより、タイミング発生器１から出力され
たクロツク信号を、被試験論理回路に同一位相で
印加して、その結果出力される基準クロツクの発
生タイミングを、比較回路４，５によりモニター
しておこなわれる。例えば被試験論理回路６，７
が、第２図に示した特性のマイクロプロセツサ
Ａ，Ｂである場合、タイミング発生器１から第２
図に示すクロツク信号が同一タイミングでマイク
ロプロセツサＡ，Ｂに与えられる。比較回路４，
５にはタイミング発生器１からストローブパルス
が高速の繰り返しでくわえられ、そのストローブ
パルスのタイミングでマイクロプロセツサＡ，Ｂ
からのALE信号をモニターし、ALE信号が０か
ら１に切り替わる時点を検出する。このようにし
て第２図に示す遅延時間Ta，Tbが測定される。

遅延時間Ta，Tbに基づいてその遅延時間の差
Tsを得る。この時間差Tsが零になるようにクロ
ツク信号のタイミングを補正すれば、被試験論理
回路６，７の内部の動作タイミングを一致させる
ことができることは明らかである。従つて、この
場合例えば遅延時間補正値Tsをレジスタ１１に
格納する。このため第４図に示すように被試験論
理回路６（マイクロプロセツサＡ）には被試験論
理回路７（マイクロプロセツサＢ）に対し時間
Tsだけ遅延したクロつク信号が印加されること
になる。この場合レジスタ１０に格納される補正
値は０であり可変遅延回路８によつてクロツク信
号は遅延されないが、この論理回路試験装置によ
る補正値の設定はこれに限るものではなく、要す
るに複数の被試験論理回路の遅延時間の差を補償
するように両レジスタに遅延時間を設定すればよ
い。

このようにタイミング発生器１から出力される
クロつク信号の位相を各被試験論理回路の特性に
応じて補正して供給することにより、例えば第４
図に示すようにマイクロプロセツサＡ及びＢから
出力されるALE信号の位相が同期する。従つて
この例の場合ALEの立ち上がり時点tbを基準と
して各種の試験パターンをマイクロプロセツサ
Ａ，Ｂに共通に与えて同時に試験をすることがで
きる。

以上の説明では簡単のため２個の被試験論理回
路を同時に測定する場合を示したが、３個以上の
論理回路を試験する場合であつても同一の思想に
基ずいて同時に試験することができることは明ら
かである。即ち被試験論理回路の個数に対応して
可変遅延回路を必要数設け、これらの可変遅延回
路に必要な遅延時間補正値を設定しうるようにす
ればよい。

（発明の効果） 以上のようにこの発明によれば被試験論理回路
自身から出力される基準クロつクにより各種タイ
ミング特性が規定され、且つこの基準クロツクの
開始タイミングが被試験論理回路毎に異なる場合
であつてもこれらを複数個同時に試験することが
でき、したがつて、試験効率を著しく向上させる
ことができる。

【図面の簡単な説明】

第１図は従来の論理回路試験装置を用いて複数
の被試験論理回路を試験する場合の構成を示すブ
ロツク図、第２図は第１図の論理回路試験装置の
動作を説明するためのタイミングチヤート、第３
図はこの発明による論理回路試験装置の構成を示
すブロツク図、第４図は第３図に示した論理回路
試験装置の動作を説明するためのタイミングチヤ
ートである。 １：タイミング発生器、２：パターン発生器、
３：フオーマツタ、４，５：比較回路、６，７：
被試験論理回路、８，９：可変遅延回路、１０，
１１：レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ タイミング発生器により決定されるタイミン
   グでパターン発生器より試験パターンと期待値パ
   ターンを発生し、その試験パターンを複数の被試
   験論理回路に共通に印加して、被試験論理回路か
   ら出力されるデータと期待値パターンとを比較す
   ることにより、複数個の被試験論理回路の良否を
   同時に試験するようにした論理回路試験装置にお
   いて、 Ａ 上記タイミング発生器より同一のクロツク信
   号を上記複数の被試験論理回路に共通に印加し
   て、そのクロツク信号に対する被試験論理回路
   から発生される基準クロツクの遅延時間を各被
   試験論理回路について計測する計測手段と、 Ｂ その計測手段により得られた計測値に基づい
   て設定された各被試験論理回路に対応する遅延
   時間補正値を記憶する記憶手段と、 Ｃ その記憶手段からの遅延時間補正値により定
   まる各被試験論理回路に対応する遅延時間を、
   上記タイミング発生器より与えられるクロツク
   信号に加えて遅延させ、その遅延されたクロツ
   ク信号を各被試験論理回路に与える複数の可変
   遅延回路と、 を有することを特徴とする論理回路試験装置。