JPH0434795A - リフレッシュ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はりフレヅシュ制御回路に関するものである。

従来の技術 Ｄ　ＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ）は消費電力が小さく動作速度が高
速であるためにメモリシステムとして多用されているが
、記憶内容が放電により自然消滅するのでリフレッシュ
が必要である。このリフレッシュとはＤＲＡＭに周期的
にパルスを入力してデータを保存する動作であり、これ
を実行するリフレッシュ制御回路としては各種のものが
提案されている。

そこで、このようなリフレッシュ制御回路の第一の従来
例を第６図に基づいて説明する。まず、このリフレッシ
ュ制御回路１では、リフレッシュを実行するコントロー
ル回路２が接続されたＤＲＡＭ３が、バスアービタ４が
接続されたバス５に接続されており、このバス５には外
部回路としてＣＰ　Ｕ　（Ｃｅｎｔｒａｌ　　Ｐ　ｒｏ
ｃｅｓｓｉｎｇ　　Ｕｎｉｔ）６　　と　ＤＭＡ（Ｄｉ
ｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏ
ｌｌｅｒ）７とが接続されている。ここで、前記コント
ロール回路２は、ＤＲＡＭタイミングジェネレータ８、
リフレッシュタイムジェネレータ９、前記ＣＰＵ６とＤ
ＭＡ７とに直結されたアービタ１０．リフレッシュカウ
ンタ１１、マルチプレクサ１２等で形成されている。

このような構成において、このリフレッシュ制御回路１
では、コントロール回路２のリフレッシュタイムジェネ
レータ９からリフレッシュ要求信号が出力されるとアー
ビタ１０がＣＰＵ６やＤＭＡ７のアクセスの有無を検出
し、これが無いことが識別されるとリフレッシュカウン
タ１１からマルチプレクサ１２を介してＤＲＡＭ３にリ
フレッシュアドレスが８カされる。そこで、このリフレ
ッシュアドレスが入力されるＤＲＡＭ３は、ＤＲＡＭタ
イミングジェネレータ８の出力タイミングに同期してリ
フレッシュされることになる。

つぎに、リフレッシュ制御回路の第二の従来例を第７図
に基づいて説明する。このリフレッシュ制御回路１３は
、ＤＭＡ７に直結されたリフレッシュタイムジェネレー
タ１４がバス５に接続されており、ＤＲＡＭ３に接続さ
れたコントロール回路１５はＤＲＡＭタイミングジェネ
レータ１６とマルチプレクサ１７とで形成されている。

このような構成において、このリフレッシュ制御回路１
３では、リフレッシュタイムジェネレータ１４からＤＭ
Ａ７にダイレクトメモリアクセスが要求されるとバスア
ービタ４の制御によりＤＭＡ７からコントロール回路１
５を介してＤＲＡＭ３にリフレッシュアドレスが出力さ
れ、このリフレッシュアドレスによりＤＲＡＭ３はリフ
レッシュされる。なお、このような構造のリフレッシュ
制御回路１３では、バスアービタ４に対するＤＭＡ７の
要求受付が最優先となるように設定されている。

発明が解決しようとする課題 上述のようなリフレッシュ制御回路１，１３では、第８
図に例示するように、ＣＰＵ６やＤＭＡ７等の外部回路
がＤＲＡＭ３にアクセスしている最中でも、一定周期で
ＤＲＡＭ３のリフレッシュが行なわれ、このリフレッシ
ュ中は外部回路はＤＲＡＭ３にアクセスできないのでデ
ータ転送が中断されて作業が遅滞することになる。

課題を解決するための手段 請求項１記載の発明は、リフレッシュを実行するコント
ロール回路が接続されたダイナミックラムにリフレッシ
ュ実行信号を出力するバスアービタを接続し、このバス
アービタにリフレッシュ要求信号を出力するリフレッシ
ュタイムジェネレータを接続し、このリフレッシュタイ
ムジェネレータからバスアービタに至る出力線が加算入
力に接続されると共にバスアービタからダイナミックラ
ムに至る出力線が減算入力に接続されてバスアービタに
カウント数を圧縮状態で出力するアップダウンカウンタ
を接続した。

請求項２記載の発明は、リフレッシュタイムジェネレー
タからバスアービタに至る出力線が加算入力に接続され
ると共にバスアービタからダイナミックラムに至る出力
線が減算入力に接続されてバスアービタにカウント数を
出力するアップダウンカウンタを接続し、ダイナミック
ラムのリフレッシュ周期に対応してバスアービタにリフ
レッシュ優先命令を周期的に出力するリフレッシュ周期
タイマを接続した。

作用 請求項１記載の発明は、リフレッシュタイムジェネレー
タからバスアービタにリフレッシュ要求信号が出力され
るとアップダウンカウンタのカウント数が加算され、バ
スアービタがリフレッシュ実行信号を出力してダイナミ
ックラムのリフレッシュが実行されるとアップダウンカ
ウンタのカウント数が減算され、バスアービタが外部回
路のアクセスに従ってリフレッシュ実行信号の出力を遅
滞させてアップダウンカウンタのカウント数が加算され
ると外部回路のアクセスの終了と共にアップダウンカウ
ンタのカウント数に従ったリフレッシュ実行信号が圧縮
状態でダイナミックラムに出力されてリフレッシュの遅
滞が解消されるようにしたことで、バスの使用効率が向
上して外部回路がダイナミックラムに有効にアクセスす
ることができる。

請求項２記載の発明は、リフレッシュタイムジェネレー
タからバスアービタにリフレッシュ要求信号が出力され
るとアップダウンカウンタのカウント数が加算され、バ
スアービタがリフレッシュ実行信号を出力してダイナミ
ックラムのリフレッシュが実行されるとアップダウンカ
ウンタのカウント数が減算され、ダイナミックラムのリ
フレッシュ周期に従ってリフレッシュ周期タイマからり
フレッシュ優先命令が出力されるとバスアービタからア
ップダウンカウンタのカウント数に従ったリフレッシュ
実行信号がダイナミックラムに出力されてリフレッシュ
周期中に所定回数のリフレッシュが実行されるようにし
たことで、リフレッシュ周期の終了前にリフレッシュ作
業が強制的に行なわれるのでダイナミックラムの記憶内
容が消滅することが防止される。

実施例 本発明の実施例を第１図ないし第５図に基づいて説明す
る。なお、前述の従来例と同一の部分は同一の名称及び
符号を用いて説明も省略する。まず、本実施例は請求項
１記載の発明のりフレッシ二制御回路１８であり、第１
図に例示するように、ＤＲＡＭ３に接続されたコントロ
ール回路１５にバス５を介してバスアービタ１９が接続
され、このバスアービタ１９にリフレッシュタイムジェ
ネレータ２０がアップダウンカウンタ２１の加算人力２
２を介して接続されている。ここで、このバスアービタ
１９の減算入力２３は、前記バスアービタ１９からコン
トロール回路１５に至る出力線に接続されており、この
高力線はコントロール回路１５に接続されたリフレッシ
ュカウンタ２４にも接続されている。さらに、前記リフ
レッシュタイムジェネレータ２０から前記バスアービタ
１９に至る出力線は、互いに接続されたリフレッシュ周
期タイマ２５とタイマ回路２６とに接続されており、こ
のタイマ回路２６の高力線は前記バスアービタ１９に接
続されている。

このような構成において、このリフレッシュ制御回路１
８の動作を第２図に例示するフローチャート及び第３図
に例示するタイムチャートに基づいて以下に詳述する。

なお、このリフレッシュ制御回路１８では、ＤＲＡＭ３
に対するアクセス要求の優先度は、ＣＰＵ６やＤＭＡ７
等の外部回路がリフレッシュタイムジェネレータ２ｏよ
りも高くなるようバスア−ビタ１９に設定されている。

そして、このリフレッシュ制御回路１８では、リフレッ
シュタイムジェネレータ２ｏからバスアービタ１９にリ
フレッシュ要求信号が出方されると、この信号が加算人
力２２にも入力されてアップダウンカウンタ２１のカウ
ント数Ｎに１が加算される。そこで、バスアービタ１９
の作動によりＤＭＡ７からコントロール回路１５にリフ
レッシュ実行信号が出力されてＤＲＡＭ３のリフレッシ
ュが実行されると、この作動信号が減算入力２３にも入
力されてアップダウンカウンタ２１のカウント数Ｎから
１が減算される。

そして、このリフレッシュ制御回路１８では、第３図に
例示するように、バスアービタ１９がＤＭＡ７等のアク
セス要求によりリフレッシュ実行信号の出力を遅滞させ
てアップダウンカウンタ２１のカウント数Ｎが加算され
ると、このカウント数に従ったリフレッシュ実行信号が
ＤＭＡ７等のアクセス終了と共に圧縮状態でコントロー
ル回路１５に出力されるようになっている。このように
することで、ＤＭＡ７等の割込みにより中断されていた
リフレッシュ作業が短時間に圧縮されて行われ、ＤＲＡ
Ｍ３の遅滞していたリフレッシュが迅速に解消されるこ
とになる。

つまり、このリフレッシュ制御回路１８は、中断された
リフレッシュ作業を短時間に解消できるので、ＣＰＵ６
やＤＭＡ７が有効にＤＲＡＭ３にアクセスすることがで
き、バス５の使用効率が向上して情報処理作業の高速化
に寄与することができる。

なお、本実施例のリフレッシュ制御回路１８は、ＣＰＵ
６やＤＭＡ７等の外部回路のアクセスにより中断された
リフレッシュ作業をアクセスの終了と共に短時間で解消
するものを例示したが、例えば、外部回路のアクセスが
極端に長時間になるとリフレッシュ作業の中断時間が臨
界量を超えてＤＲＡＭ３の記憶内容が消滅する可能性が
ある。そこで、請求項２記載の発明のように、ＤＲＡＭ
３のリフレッシュ周期に対応してリフレッシュ周期タイ
マ２５がバスアービタ１９にリフレッシュ優先命令を周
期的に出力するようにして、リフレッシュ周期の終了前
にリフレッシュ作業を強制的に行なうリフレッシュ制御
回路も実施可能である。

この場合の機器の動作は、第４図のフローチャートに例
示するように、通常状態では前述のリフレッシュ制御回
路１８と同様にＤＭＡ７のアクセスを優先したリフレッ
シュ作業を実行しているが、リフレッシュ周期に従って
タイムアツプするとリフレッシュ周期タイマ２５がバス
アービタ１９にリフレッシュ優先信号が出力される。す
ると、第５図に例示するように、この信号が入力された
バスアービタ１９はアップダウンカウンタ２１のカウン
ト数に従ったリフレッシュ実行信号をコントロール回路
１５に出力するので、ＤＲＡＭ３にはリフレッシュ周期
の終了前に所定回数のリフレッシュ作業が行われること
になる。

ここで、このような装置を実施する場合の数値設定の条
件を概算する。例えば、１ＭビットのＤＲＡＭは、８．
２（ｍｓ）のリフレッシュ周期中に５１２回のリフレッ
シュを必要としているので、アップダウンカウンタ２１
は５１２までカウント可能なものが利用でき、リフレッ
シュ周期タイマ２５としては１１５１２カウンタが利用
できる。そして、上述の値からリフレッシュのインター
バルは約１６（μｓ）となるので、−回のリフレッシュ
に要する時間が１（μｓ）であるとすると全てのリフレ
ッシュを完了するには５１２（μｓ）の時間が必要であ
る。そこで、リフレッシュ周期からリフレッシュに要す
る最小時間を減算すると、 ８．２（ｍｓ）−５１２（μ５）＝７．６８８（ｍｓ）
となり、８．２（ｍｓ）のうち７．６８８（ｍｓ）は外
部回路のアクセスに利用することができる。そして、７
、６８８（ｍｓ）／１６（ｕｓ）＝４８０．５となるの
で、一定時間を計測するタイマ回路２６としてはｌ／４
８０カウンタが利用できる。

発明の効果 請求項１記載の発明は、リフレッシュを実行するコント
ロール回路が接続されたダイナミックラムにリフレッシ
ュ実行信号を出力するバスアービタを接続し、このバス
アービタにリフレッシュ要求信号を出力するリフレッシ
ュタイムジェネレータを接続し、このリフレッシュタイ
ムジェネレータからバスアービタに至る出力線が加算入
力に接続されると共にバスアービタからダイナミックラ
ムに至る出力線が減算入力に接続されてバスアービタに
カウント数を圧縮状態で出力するアップダウンカウンタ
を接続し、リフレッシュタイムジェネレータからバスア
ービタにリフレッシュ要求信号が出力されるとアップダ
ウンカウンタのカウント数が加算され、バスアービタが
リフレッシュ実行信号を出力してダイナミックラムのリ
フレッシュが実行されるとアップダウンカウンタのカウ
ント数が減算され、バスアービタが外部回路のアクセス
に従ってリフレッシュ実行信号の出力を遅滞させてアッ
プダウンカウンタのカウント数が加算されると外部回路
のアクセスの終了と共にアップダウンカウンタのカウン
ト数に従ったリフレッシュ実行信号が圧縮状態でダイナ
ミックラムに出力されてリフレッシュの遅滞が解消され
るようにしたことにより、バスの使用効率が向上して外
部回路がダイナミックラムに有効にアクセスすることが
でき、情報処理作業の高速化に寄与することができる等
の効果を有するものである。

請求項２記載の発明は、リフレッシュタイムジェネレー
タからバスアービタに至る出力線が加算入力に接続され
ると共にバスアービタからダイナミックラムに至る出力
線が減算入力に接続されてバスアービタにカウント数を
呂カするアップダウンカウンタを接続し、ダイナミック
ラムのリフレッシュ周期に対応してバスアービタにリフ
レッシュ優先命令を周期的に出力するリフレッシュ周期
タイマを接続し、リフレッシュタイムジェネレータから
バスアービタにリフレッシュ要求信号が出力されるとア
ップダウンカウンタのカウント数が加算され、バスアー
ビタがリフレッシュ実行信号を出力してダイナミックラ
ムのリフレッシュが実行されるとアップダウンカウンタ
のカウント数が減算され、ダイナミックラムのリフレッ
シュ周期に従ってリフレッシュ周期タイマからりフレッ
シュ優先命令が出力されるとバスアービタからアップダ
ウンカウンタのカウント数に従ったリフレッシュ実行信
号がダイナミックラムに出力されてリフレッシュ、周期
中に所定回数のリフレッシュが実行されるようにしたこ
とにより、バスの使用効率が向上して外部回路がダイナ
ミックラムに有効にアクセスすることができ、情報処理
作業の高速化に寄与することができ、しかも、ダイナミ
ックラムのリフレッシュ周期の終了前にリフレッシュ作
業が強制的に行なわれるので、外部回路のアクセスが長
時間になってダイナミックラムの記憶内容が消滅するこ
とが防止される等の効果を有するものである。

第６図は第一の従来例を示すブロック図、第７図は第二
の従来例を示すブロック図、第８図は第一第二の従来例
のタイムチャートである。

３・・・ダイナミックラム、５・・・バス、６，７・・
・外部回路、１５・・・コントロール回路、１８・・・
リフレッシュ制御回路、１９・・・バスアービタ、２０
・・・リフレッシュタイムジェネレータ、２１・・・ア
ップダウンカウンタ、２２・・・加算入力、２３・・・
減算入力、２５・・・リフレッシュ周期タイマ

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本
発明の実施例のフローチャート、第３図は本発明の実施
例のタイムチャート、第４図は本発明の実施例の変形例
を示すフローチャート、第５図は本発明の実施例の変形
例のタイムチャート、呂　願　人　　　東京電気株式会
社 −篤」　図 カウ：７５儀　　　０　　　１２３４５　　　　　　　
０ノフし、シュの中１１在間 図（贈り ７図（引０）

Claims (1)

1. 【特許請求の範囲】 １、リフレッシュを実行するコントロール回路が接続さ
   れたダイナミックラムにリフレッシュ実行信号を出力す
   るバスアービタと、このバスアービタにリフレッシュ要
   求信号を出力するリフレッシュタイムジェネレータと、
   このリフレッシュタイムジェネレータから前記バスアー
   ビタに至る出力線が加算入力に接続されると共に前記バ
   スアービタから前記ダイナミックラムに至る出力線が減
   算入力に接続されて前記バスアービタにカウント数を圧
   縮状態で出力するアップダウンカウンタとよりなり、前
   記リフレッシュタイムジェネレータから前記バスアービ
   タにリフレッシュ要求信号が出力されると前記アップダ
   ウンカウンタのカウント数が加算され、前記バスアービ
   タがリフレッシュ実行信号を出力して前記ダイナミック
   ラムのリフレッシュが実行されると前記アップダウンカ
   ウンタのカウント数が減算され、前記バスアービタが外
   部回路のアクセスに従ってリフレッシュ実行信号の出力
   を遅滞させて前記アップダウンカウンタのカウント数が
   加算されると前記外部回路のアクセスの終了と共に前記
   アップダウンカウンタのカウント数に従ったリフレッシ
   ュ実行信号が圧縮状態で前記ダイナミックラムに出力さ
   れてリフレッシュの遅滞が解消されるようにしたことを
   特徴とするリフレッシュ制御回路。 ２、リフレッシュを実行するコントロール回路が接続さ
   れたダイナミックラムにリフレッシュ実行信号を出力す
   るバスアービタと、このバスアービタにリフレッシュ要
   求信号を出力するリフレッシュタイムジェネレータと、
   このリフレッシュタイムジェネレータから前記バスアー
   ビタに至る出力線が加算入力に接続されると共に前記バ
   スアービタから前記ダイナミックラムに至る出力線が減
   算入力に接続されて前記バスアービタにカウント数を出
   力するアップダウンカウンタと、前記ダイナミックラム
   のリフレッシュ周期に対応して前記バスアービタにリフ
   レッシュ優先命令を周期的に出力するリフレッシュ周期
   タイマとよりなり、前記リフレッシュタイムジェネレー
   タから前記バスアービタにリフレッシュ要求信号が出力
   されると前記アップダウンカウンタのカウント数が加算
   され、前記バスアービタがリフレッシュ実行信号を出力
   して前記ダイナミックラムのリフレッシュが実行される
   と前記アップダウンカウンタのカウント数が減算され、
   前記ダイナミックラムのリフレッシュ周期に従って前記
   リフレッシュ周期タイマからリフレッシュ優先命令が出
   力されると前記バスアービタから前記アップダウンカウ
   ンタのカウント数に従ったリフレッシュ実行信号が前記
   ダイナミックラムに出力されてリフレッシュ周期中に所
   定回数のリフレッシュが実行されるようにしたことを特
   徴とするリフレッシュ制御回路。