JPH04347972A - 密着型イメージセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、小型ファクシミリやハ
ンディースキャナーなどの画像読取り装置として使用さ
れる密着型イメージセンサに関するものである。

【０００２】

【従来の技術】イメージセンサの中でも密着型のものは
、縮小光学系を用いずに原稿を読み取ることができるの
で光路長が短く、装置を小型化することができる。この
ため、近年、小型ファクシミリ、ハンディースキャナー
、バーコードリーダ等の画像読取り装置として広く使用
されている。

【０００３】イメージセンサの画像読取り素子は、一般
に、ホトダイオードとブロッキングダイオードのカソー
ド同士をフロント・トゥ・フロントに接続したもの、又
は、アノード同士をバック・トゥ・バックに接続したも
のからなる。ホトダイオードは原稿が反射した光を光電
変換して画像情報に対応する電荷を蓄積するものであり
、ブロッキングダイオードはこのホトダイオードに蓄積
された電荷を取り出すスイッチング素子としての役割を
果たす。このホトダイオードとブロッキングダイオード
からなる画像読取り素子を１ラインの幅に対応して主走
査方向に多数配列することによりイメージセンサを構成
する。例えば１ｍｍあたりに８素子ずつ設けると、Ａ４
サイズ用の場合には１ライン当り１７２８個の画像読取
り素子が必要となる。

【０００４】このように主走査方向に多数の画像読取り
素子を配置すると、光源として使用するＬＥＤに大きな
光量むらがあることなどに起因して、イメージセンサに
入射する光量が変化する。また、画像読取り素子のゲイ
ンも主走査方向の全てについて一様であるということは
ない。したがって、真っ白な紙を読み込んだときのイメ
ージセンサの出力、いわゆる明出力は主走査方向の位置
によって不均一となる。このようなことは２値化処理を
行うイメージセンサではそれほどの問題とはならないが
、多値化して６４階調などのグレースケール処理を行う
場合には大きな問題となる。

【０００５】このような明出力の不均一性を是正するた
めに、従来よりシェーディング補正が行われている。図
６は、この明出力のシェーディング補正を行う回路の回
路図である。同図においてＲＯＭ（ｒｅａｄ　ｏｎｌｙ
　ｍｅｍｏｒｙ）５４は、主走査方向の全ての画像読取
り素子の明出力の補正用データを予め記憶させた記憶素
子である。従来のイメージセンサは、画像読取り素子か
らの画像信号をシリアルに出力し、これに対応して図６
の入力端子５０には画像読取り素子からシリアルに出力
された画像信号が供給される。一方、入力端子５２には
、画像読取り素子の明出力のシェーディング補正データ
が記憶されたＲＯＭ５４の読み出しアドレスが供給され
る。端子５０への画像信号の供給順序は、主走査方向に
おける画像読取り素子の配列順序に対応しているので、
端子５２に供給されるＲＯＭ５４のアドレス信号は１ず
つインクリメントして発生させることができる。

【０００６】こうして読み出された明出力シェーディン
グ補正データは、ＤＡ変換器５６においてアナログ信号
に変換されたのち、比較器５８の一方の端子に供給され
る。この比較器は、ＲＯＭ５４からのデータをクランプ
入力（基準入力）として電圧レベルの規格化を行う。す
なわち、出力すべきデータが４ビットだとすると、この
クランプ入力電圧を最大値、グランド電位を最小値とし
てこの間の電圧を１６段階に量子化する。そして入力端
子５０から供給される電圧をこの１６段階の電圧のうち
の最も近い値に対応させてディジタル値として出力する
。このようにしてそれぞれの画像読取り素子についてシ
ェーディング補正がなされたディジタル画像データが端
子６０より得られる。

【０００７】図７は図６のＲＯＭ５４の代わりにＲＡＭ
（ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）６２を
使用した例である。イメージセンサをスキャナーに利用
する場合には、読み取る用紙の質などによって白レベル
が変化する場合がある。このような場合にも、読取りを
行うたびに明出力のシェーディング補正を行う必要があ
る。すなわち、画像の読取りを行う前に地の部分のスキ
ャンを行って明出力データを取り込み、それを基にシェ
ーディング補正データを作成し、ＲＡＭ６２に記憶させ
る。その後は図６の場合と同様にしてシェーディング補
正を行う。

【０００８】

【発明が解決しようとする課題】ところで、従来のイメ
ージセンサでは、主走査方向に配列された全ての画像読
取り素子についてシェーディング補正データを記憶し、
これを使用してシェーディング補正を行っているので、
大きな容量のメモリが必要となり、したがってコストが
嵩むことになる。

【０００９】本発明は上記事情に鑑みてなされたもので
あり、メモリの容量を減少して、しかも十分なシェーデ
ィング補正を行うことが可能である密着型イメージセン
サ提供することを目的とするものである。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めの本発明は、主走査方向に直線状に配列された複数の
画像読取り素子を所定数ずつのブロックに分割するとと
もに該ブロックを単位として前記画像読取り素子をマト
リックス状に接続して、画像情報を読み取る密着型イメ
ージセンサにおいて、前記各ブロック毎に１又は複数の
明出力レベルを記憶する記憶手段と、前記記憶手段に記
憶されたデータを用いて当該ブロック内に含まれるすべ
ての画像読取り素子からの画像データを補正する補正手
段と、を具備することを特徴とするものである。

【００１１】また、上記の目的を達成するための本発明
は、主走査方向に直線状に配列された複数の画像読取り
素子を所定数ずつのブロックに分割するとともに該ブロ
ックを単位として前記画像読取り素子をマトリックス状
に接続して、画像情報を読み取る密着型イメージセンサ
において、複数の前記ブロック毎に１の明出力レベルを
記憶する記憶手段と、前記記憶手段に記憶されたデータ
を用いて当該複数のブロック内に含まれるすべての画像
読取り素子からの画像データを補正する補正手段と、を
具備することを特徴とするものである。

【００１２】

【作用】本発明者等がイメージセンサの主走査方向にお
ける明出力の変化を調べてみたところ、その変化は連続
的であるとともにそれほど大きな変化は生じていないこ
とが判明した。特に、イメージセンサの画像読取り素子
の線密度が高くなればなる程、連続する幾つかの画像読
取り素子について明出力はほぼ同じと見なすことができ
る。したがって、連続するいくつかの画像読取り素子の
うちどれか一つのシェーディング補正データを使用して
近傍の画像読み取り素子のシェーディング補正を行うこ
とが可能である。

【００１３】そこで、本発明は前記の構成により、一つ
のブロックに含まれる画像読取り素子のうち、例えば１
つの画像読取り素子の明出力レベルを、そのブロック全
体の画像読取り素子のシェーディング補正に使用する。 したがって、１ブロックに属する画像読取り素子が３２
個で１ｍｍあたりに８個の画像読取り素子が設けられた
イメージセンサでは、４ｍｍごとにシェーディング補正
用の明出力が取り出されることになり、実用上十分なシ
ェーディング補正が可能となる。また、上記の例では、
従来のものに比べてメモリの量が３２分の１に減少する
とともに、必要とされるメモリアドレスも従来の３２分
の１に減少する。なお、一つのブロックに含まれる画像
読取り素子のうちシェーディング補正用の明出力を取り
出す画像読取り素子の数は複数でもよい。

【００１４】また、複数のブロック毎に、例えば２ブロ
ック又は３ブロック毎に１つの画像読取り素子から明出
力を取り出す構成としてもよい。これにより、メモリの
容量を従来のものに比べて更に減少させることができる
。

【００１５】

【実施例】以下に図面を参照して本発明の一実施例を説
明する。図１は本発明の第１実施例の回路図、図２はマ
トリックス状に接続された密着型イメージセンサ全体の
回路図、図３は明出力の変化の様子を示すグラフ、図４
は比較器のより詳しい回路図、図５は本発明の第２実施
例の回路図である。

【００１６】図２に示す密着型イメージセンサは、入力
回路Ａ１　〜Ａ５４と、３２チャンネルずつの光電変換
回路（ブロック）Ｂ１　〜Ｂ５４と、出力回路Ｃ１　〜
Ｃ３２とを備えるものであり、出力回路Ｃ１　〜Ｃ３２
の数に対応して３２本のラインＬ１　〜Ｌ３２が設けて
ある。入力回路Ａ１　〜Ａ５４と、光電変換回路Ｂ１　
〜Ｂ５４とはそれぞれ合計で５４個設けてある。一つの
光電変換回路には、３２チャンネルに対応して３２組の
画像読取り素子が含まれる。この一組の画像読取り素子
は、上述のようにホトダイオードとブロッキングダイオ
ードのカソード同士がフロント・トゥ・フロントに接続
されて形成されている。なお、ホトダイオードとブロッ
キングダイオードは、加えるパルスの極性を変えること
により、アノード同士をバック・トゥ・バックに接続す
ることもできる。

【００１７】図２の各光電変換回路の配置は、例えばハ
ンディースキャナーに使用する場合の実際の主走査方向
の配置に対応し、光電変換回路Ｂ１　からＢ５４までが
左から右へ順番に配列されている。最初に入力回路Ａ１
　から光電変換回路Ｂ１　内の３２個のブロッキングダ
イオードへ駆動パルスが同時に供給される。このとき各
出力回路Ｃ１　〜Ｃ３２からは光電変換回路Ｂ１　内の
３２個のホトダイオードに蓄積された電荷に対応する出
力画像信号が得られる。以上と同様の動作を５４個のブ
ロック全てに対し順次連続して行うことにより、主走査
方向の１ライン分の画像信号が得られる。

【００１８】本実施例では５４個の光電変換回路のそれ
ぞれに３２個ずつの画像読取り素子が設けてあるので、
全体の画像読取り素子の数は１７２８個となる。これら
が１ｍｍあたり８個ずつ主走査方向に配置され、Ａ４サ
イズの画像の読取りが可能となるよう設計されている。 このように主走査方向の長さが長くなると、各画像読取
り素子の明出力、すなわち真っ白な紙を読み取ったとき
の出力が均一ではなくなり、図３に示すように場所によ
って変化する。

【００１９】しかし図３に示すように明出力の変化は連
続的であり、また微視的に見た場合、連続する複数の画
像読取り素子の明出力をほぼ等しいと見なし得ることが
分かる。そこで本実施例では、各ブロックから一つの画
像読取り素子を選択し、その明出力をシェーディング補
正用データとしてメモリに記憶させ、これを基に同一ブ
ロック内の全ての画像読取り素子の画像信号をシェーデ
ィング補正する。シェーディング補正用データを採る画
像読取り素子の選択の仕方は任意であるが、本実施例で
は便宜上、各ブロックの最初の画像読取り素子、すなわ
ち図２において、左から１番目、３３番目、６５番目、
・・・、１６９７番目の画像読取り素子とする。これら
の画像読取り素子の明出力のデータは図１のＲＯＭ１０
に予め記憶しておく。

【００２０】図１は、本実施例における実際のシェーデ
ィング補正の回路を示したものである。入力端子Ｏ１　
〜Ｏ３２には、図２の出力回路Ｃ１　〜Ｃ３２から画像
信号がパラレルに供給される。このうちＯ１　に入力さ
れる信号には画像信号の他、シェーディング補正をする
ために読み出すべきデータが記憶されたＲＯＭ１０のア
ドレス信号も含まれる。例えば、Ｏ１　〜Ｏ３２に供給
される画像信号が第１ブロックからのものであれば、図
２の一番左側の画像読取り素子の明出力データが記憶さ
れたＲＯＭアドレスのアドレス信号が、画像信号ととも
にＯ１　に供給される。また、第２ブロックからの画像
信号であれば、図２の左から３３番目の画像読取り素子
の明出力データが記憶されたＲＯＭアドレスのアドレス
信号が、画像信号とともにＯ１　に供給される。以下、
同様である。したがって本実施例で必要とされるＲＯＭ
１０のアドレスは５４であり、従来の１７２８に比べて
大幅に削減される。

【００２１】シェーディング補正用データがＲＯＭ１０
から読み出されると、このデータはＤＡ変換器１２にお
いてアナログ信号に変換されたのち、比較器Ｈ１　〜Ｈ
３２に供給される。図４はこの比較器Ｈのより詳しい回
路図である。ＲＯＭ１０からのシェーディング補正用デ
ータは、この比較器Ｈのクランプ入力若しくは基準信号
として＋ｒｅｆ　端子に供給される。他方、−ｒｅｆ　
端子にはグランドレベルの信号が常時供給されている。

【００２２】この比較器Ｈは一種のＡＤ変換器である。 すなわち、＋ｒｅｆ　入力を最大値、−ｒｅｆ　入力を
最小値として電圧レベルを規格化し、例えば４ビット出
力の場合だと、この間の電圧を１６段階に量子化する。 そしてＯ１　〜Ｏ３２に供給される電圧をこの１６段階
の電圧のうちの最も近い値に対応させてディジタル値と
して出力する。したがって、一つのブロックのシェーデ
ィング補正はパラレルに実行され、補正されたデータが
１ブロック分同時に得られる。

【００２３】図５は本発明の第２実施例の回路図である
。この場合には、端子Ｏ１　〜Ｏ３２に供給されたデー
タは、まずそれぞれのＡＤ変換器Ｉ１　〜Ｉ３２におい
てディジタル信号に変換される。このうちＯ１　に供給
される信号には画像信号の他、図１の場合と同様に、シ
ェーディング補正をするために読み出すべきデータが記
憶されたＲＯＭ１０のアドレス信号も含まれる。ＲＯＭ
１０から読み出されたディジタルデータは比較器Ｊ１　
〜Ｊ３２に供給される。ここで比較器Ｊ１　〜Ｊ３２は
ディジタル比較器であり、このそれぞれは、Ｏ１　〜Ｏ
３２に供給されＡＤ変換器Ｉ１　〜Ｉ３２によってディ
ジタル信号に変換されたデータとＲＯＭ１０からのデー
タを比較し、所定の補正を行って出力する。

【００２４】これまでの実施例では、シェーディング補
正用の明出力を取り出す画像読取り素子は各ブロックに
ついて一つとして説明したが、より厳密な補正が必要な
場合、若しくは主走査方向における明出力の変化が激し
い場合には、各ブロック内で適当な間隔をおいた複数の
画像読取り素子からシェーディング補正用の明出力を取
り出してシェーディング補正を行ってもよい。逆に、明
出力の変化が小さい場合には、２ブロック又は３ブロッ
ク毎に１つの画像読取り素子を選んでシェーディング補
正用の明出力を取り出すようにすることもできる。

【００２５】また、本発明の実施例では記憶手段として
ＲＯＭを使用した場合について説明したが、図７に示す
従来回路と同様に、ＲＡＭを記憶手段として使用するこ
ともできる。また、図１及び図５で示した本発明の実施
例では、シェーディング補正後のディジタル信号がパラ
レルに出力されるが、必要に応じてシフトレジスタ等を
用いることによりシリアル出力に容易に変換できること
はいうまでもない。

【００２６】

【発明の効果】以上説明したように本発明によれば、実
用的なシェーディング補正の精度を維持したままメモリ
の容量を削減することができるので、大幅なコストダウ
ンが可能となる密着型イメージセンサを提供することが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の密着型イメージセンサの
シェーディング補正回路の回路図である。

【図２】マトリックス状に接続されたイメージセンサ全
体の回路図である。

【図３】主走査方向に配置された画像読取り素子の明出
力の変化の様子を示すグラフである。

【図４】図１に示す比較器のより詳しい回路図である。

【図５】本発明の第２実施例の密着型イメージセンサの
シェーディング補正回路の回路図である。

【図６】従来の密着型イメージセンサのシェーディング
補正回路の回路図である。

【図７】従来の密着型イメージセンサの別のシェーディ
ング補正回路の回路図である。

【符号の説明】

１０　　　　ＲＯＭ １２　　　　ＤＡ変換器 Ａ１　〜Ａ５４　　　　入力回路 Ｂ１　〜Ｂ５４　　　　光電変換回路 Ｃ１　〜Ｃ３２　　　　出力回路 Ｈ１　〜Ｈ３２　　　　比較器 Ｉ１　〜Ｉ３２　　　　ＡＤ変換器

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　主走査方向に直線状に配列された複数
   の画像読取り素子を所定数ずつのブロックに分割すると
   ともに該ブロックを単位として前記画像読取り素子をマ
   トリックス状に接続して、画像情報を読み取る密着型イ
   メージセンサにおいて、前記各ブロック毎に１又は複数
   の明出力レベルを記憶する記憶手段と、前記記憶手段に
   記憶されたデータを用いて当該ブロック内に含まれるす
   べての画像読取り素子からの画像データを補正する補正
   手段と、を具備することを特徴とする密着型イメージセ
   ンサ。
2. 【請求項２】　　主走査方向に直線状に配列された複数
   の画像読取り素子を所定数ずつのブロックに分割すると
   ともに該ブロックを単位として前記画像読取り素子をマ
   トリックス状に接続して、画像情報を読み取る密着型イ
   メージセンサにおいて、複数の前記ブロック毎に１の明
   出力レベルを記憶する記憶手段と、前記記憶手段に記憶
   されたデータを用いて当該複数のブロック内に含まれる
   すべての画像読取り素子からの画像データを補正する補
   正手段と、を具備することを特徴とする密着型イメージ
   センサ。