JPH04349558A - 選択可能な中央処理ユニット付きワークステーションのアーキテクチャー - Google Patents
選択可能な中央処理ユニット付きワークステーションのアーキテクチャーInfo
- Publication number
- JPH04349558A JPH04349558A JP3242425A JP24242591A JPH04349558A JP H04349558 A JPH04349558 A JP H04349558A JP 3242425 A JP3242425 A JP 3242425A JP 24242591 A JP24242591 A JP 24242591A JP H04349558 A JPH04349558 A JP H04349558A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- bus
- processing unit
- block
- host
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はワークステーション、ま
たは中央処理ユニット（ＣＰＵ）を含む型式の類似のデ
ータプロセスシステムに関し、特に中央処理ユニットの
選択に柔軟性があるワークステーションのアーキテクチ
ャーに関する。
たは中央処理ユニット（ＣＰＵ）を含む型式の類似のデ
ータプロセスシステムに関し、特に中央処理ユニットの
選択に柔軟性があるワークステーションのアーキテクチ
ャーに関する。
【０００２】
【従来の技術】公知ワークステーションはシステムボー
ドに設けられた特定のＣＰＵ（中処理ユニット）、例え
ばインテル８６３８６マイクロプロセッサを、メモリ等
のチップユニット、種々の周辺インターフェース、およ
びシステムバス制御器と併せて使用する。中央処理ユニ
ットおよび上記のデバイスは相互に通信し、またバッフ
ァを介して制御線、アドレス線およびデータ線を含むロ
ーカルバスを通して通信するが、すべてのユニットは該
ローカルバスを介して行なわれる中央処理ユニットの厳
格な制御の下に置かれる。一般的に、システムは特定の
中央処理ユニットに合わせて設計される。このことは、
いろいろの中央処理ユニットを使用するワークステーシ
ョンにおいては非常に広範囲に異なるチップユニットが
必要となることを意味する。ローカルバスもまた特定の
構成に合わせて設計される。他のシステムとの互換性を
維持するためには、いろいろのユニットおよびそれらの
Ｉ／Ｏレジスタ（入出力レジスタ）の特性および機能が
詳細な指定条件により厳しく定められてしまう。従って
そのようなシステムを拡張のためまたは性能改良のため
に変更することは困難である。
ドに設けられた特定のＣＰＵ（中処理ユニット）、例え
ばインテル８６３８６マイクロプロセッサを、メモリ等
のチップユニット、種々の周辺インターフェース、およ
びシステムバス制御器と併せて使用する。中央処理ユニ
ットおよび上記のデバイスは相互に通信し、またバッフ
ァを介して制御線、アドレス線およびデータ線を含むロ
ーカルバスを通して通信するが、すべてのユニットは該
ローカルバスを介して行なわれる中央処理ユニットの厳
格な制御の下に置かれる。一般的に、システムは特定の
中央処理ユニットに合わせて設計される。このことは、
いろいろの中央処理ユニットを使用するワークステーシ
ョンにおいては非常に広範囲に異なるチップユニットが
必要となることを意味する。ローカルバスもまた特定の
構成に合わせて設計される。他のシステムとの互換性を
維持するためには、いろいろのユニットおよびそれらの
Ｉ／Ｏレジスタ（入出力レジスタ）の特性および機能が
詳細な指定条件により厳しく定められてしまう。従って
そのようなシステムを拡張のためまたは性能改良のため
に変更することは困難である。
【０００３】
【発明が解決しようとする課題】本発明は特に中央処理
ユニットの選択に柔軟性があるワークステーションアー
キテクチャーを与えることを課題とする。
ユニットの選択に柔軟性があるワークステーションアー
キテクチャーを与えることを課題とする。
【０００４】本発明の別の課題は改良された性能を有す
るワークステーションを与えることである。
るワークステーションを与えることである。
【０００５】
【課題を解決するための手段】本発明はワークステーシ
ョンを動作させる方法およびアーキテクチャーの両方を
含む。本発明の一態様は、中央処理ユニット、バスイン
ターフェースユニットおよび制御線を含む。この中央処
理ユニットはいくつかの動作パラメータにおいて異なる
一群の中央処理ユニットから選択される。バスインター
フェース回路は外部バスとこの中央処理ユニットとの間
に接続される。制御線はそのインターフェース回路に接
続され、この回路に接続された中央処理ユニットの型式
を示す信号を与える。
ョンを動作させる方法およびアーキテクチャーの両方を
含む。本発明の一態様は、中央処理ユニット、バスイン
ターフェースユニットおよび制御線を含む。この中央処
理ユニットはいくつかの動作パラメータにおいて異なる
一群の中央処理ユニットから選択される。バスインター
フェース回路は外部バスとこの中央処理ユニットとの間
に接続される。制御線はそのインターフェース回路に接
続され、この回路に接続された中央処理ユニットの型式
を示す信号を与える。
【０００６】本ワークステーションは高度に統合された
、自己完結型の、知能を持つ機能ブロック、および種々
の型式の中央処理ユニットを柔軟に結合するためのレジ
スタをを含む。各機能ブロックはメモリ制御器（ＭＩＢ
）、バスインターフェースブロックおよびマイクロチャ
ンネル制御器（ＢＩＢ）、またはローカル周辺機器制御
器（ＰＩＢ）のいずれかとして機能するアクティブイン
ターフェースの役目をする。一つまたはそれ以上の機能
ブロックＭＩＢ、ＢＩＢ、または一つの機能ブロックＰ
ＩＢがローカルバスを介して、選択された中央処理ユニ
ットと通信する。このローカルバスは、一層の柔軟性と
改良された性能が得られるようにするため、在来のワー
クステーションのローカルバスと比較して特に拡張され
ている。特に本発明によるローカルバス（ホストＰ／Ｍ
バス）は該ローカルバスへのアクセスを有するプロセッ
サ型式を選択する線ＣＴ（０．．１）を含んだ追加的制
御線を、含んでいる。さらに、相応するリクエスト信号
ＦＲＥＱｂ（０．．３）と相応する付与信号ＢＧＮＴｂ
（０．．３）を使用する最大四つのブロックＭＩＢまた
はＢＩＢが、ホストＰ／Ｍバス上に存在することができ
る。これらの信号は実際の機能ブロックを選択する働き
をする。ブロックＢＩＢのみ（中央処理ユニット以外に
）がバスマスターとなりえるので、ブロックＢＩＢのみ
がＢＲＥＱｂ線を必要とする。さらにホストＰ／Ｍバス
は機能ブロック（ＢＩＢ）の一つで発生されたバースト
信号を他の機能ブロック（ＭＩＢまたはＰＩＢ）へ送る
。これは特にマイクロチャンネルとメモリとの間の読み
取り／書き込み動作におけるストリーミングモードに適
用できる有効な手段である。この場合その機能ブロック
ＢＩＢは機能ブロックユニットＭＩＢを介してメモリへ
データを送信するバスマスターの役割を果たす。
、自己完結型の、知能を持つ機能ブロック、および種々
の型式の中央処理ユニットを柔軟に結合するためのレジ
スタをを含む。各機能ブロックはメモリ制御器（ＭＩＢ
）、バスインターフェースブロックおよびマイクロチャ
ンネル制御器（ＢＩＢ）、またはローカル周辺機器制御
器（ＰＩＢ）のいずれかとして機能するアクティブイン
ターフェースの役目をする。一つまたはそれ以上の機能
ブロックＭＩＢ、ＢＩＢ、または一つの機能ブロックＰ
ＩＢがローカルバスを介して、選択された中央処理ユニ
ットと通信する。このローカルバスは、一層の柔軟性と
改良された性能が得られるようにするため、在来のワー
クステーションのローカルバスと比較して特に拡張され
ている。特に本発明によるローカルバス（ホストＰ／Ｍ
バス）は該ローカルバスへのアクセスを有するプロセッ
サ型式を選択する線ＣＴ（０．．１）を含んだ追加的制
御線を、含んでいる。さらに、相応するリクエスト信号
ＦＲＥＱｂ（０．．３）と相応する付与信号ＢＧＮＴｂ
（０．．３）を使用する最大四つのブロックＭＩＢまた
はＢＩＢが、ホストＰ／Ｍバス上に存在することができ
る。これらの信号は実際の機能ブロックを選択する働き
をする。ブロックＢＩＢのみ（中央処理ユニット以外に
）がバスマスターとなりえるので、ブロックＢＩＢのみ
がＢＲＥＱｂ線を必要とする。さらにホストＰ／Ｍバス
は機能ブロック（ＢＩＢ）の一つで発生されたバースト
信号を他の機能ブロック（ＭＩＢまたはＰＩＢ）へ送る
。これは特にマイクロチャンネルとメモリとの間の読み
取り／書き込み動作におけるストリーミングモードに適
用できる有効な手段である。この場合その機能ブロック
ＢＩＢは機能ブロックユニットＭＩＢを介してメモリへ
データを送信するバスマスターの役割を果たす。
【０００７】各機能ブロックは当該機能ブロック内の各
ユニット間の通信を可能にする内部トランザクションバ
スを含む。各ユニットはＩＤ番号（同定番号）を有し、
この番号で内部トランザクションバスの特定の線を介し
てアドレスすることができる。各機能ブロックにはセッ
トアップの手続きを通して個別的構成を行なうための構
成化レジスタが設けられている。その構成化はとりわけ
ホスト中央処理ユニットの周波数とメモリの容量に依存
する。
ユニット間の通信を可能にする内部トランザクションバ
スを含む。各ユニットはＩＤ番号（同定番号）を有し、
この番号で内部トランザクションバスの特定の線を介し
てアドレスすることができる。各機能ブロックにはセッ
トアップの手続きを通して個別的構成を行なうための構
成化レジスタが設けられている。その構成化はとりわけ
ホスト中央処理ユニットの周波数とメモリの容量に依存
する。
【０００８】
【実施例】図１は本発明に基づくワークステーションま
たはデータ処理システムのアーキテクチャーの好ましい
実施例を示す。
たはデータ処理システムのアーキテクチャーの好ましい
実施例を示す。
【０００９】基本的には中央処理ユニット１０はホスト
Ｐ／Ｍバス２０を介して機能ブロック３０、４０、５０
と通信し、特にマイクロチャンネルへのアクセスのため
の一つまたは複数のバスインターフェース回路またはブ
ロックＢＩＢ３０と、メモリおよびキャッシュ制御のた
め一つまたは複数のメモリブロックＭＩＢ４０と、ロー
カル周辺装置およびビデオグラフィックアレー（ＶＧＡ
）インターフェース回路またはブロックＰＩＢ５０と通
信する。ブロックＢＩＢ３０およびＭＩＢ４０はそれぞ
れ一つ以上設けることが可能であることに注意されたい
。
Ｐ／Ｍバス２０を介して機能ブロック３０、４０、５０
と通信し、特にマイクロチャンネルへのアクセスのため
の一つまたは複数のバスインターフェース回路またはブ
ロックＢＩＢ３０と、メモリおよびキャッシュ制御のた
め一つまたは複数のメモリブロックＭＩＢ４０と、ロー
カル周辺装置およびビデオグラフィックアレー（ＶＧＡ
）インターフェース回路またはブロックＰＩＢ５０と通
信する。ブロックＢＩＢ３０およびＭＩＢ４０はそれぞ
れ一つ以上設けることが可能であることに注意されたい
。
【００１０】本発明の重要な特徴の一つは、中央処理ユ
ニット１０はいくつかの動作パラメータにおいて異なる
一群の中央処理ユニット１０から選択できることである
。例えば、本開示のアーキテクチャーでは中央処理ユニ
ット１０はインテル８０３８６、８０３８６ＳＸ、８０
４８６マイクロプロセッサから選択できる。またインテ
ル８０３８７あるいは８０３８７ＳＸ等のコプロセッサ
１２も数学的コプロセッサとして追加できる。
ニット１０はいくつかの動作パラメータにおいて異なる
一群の中央処理ユニット１０から選択できることである
。例えば、本開示のアーキテクチャーでは中央処理ユニ
ット１０はインテル８０３８６、８０３８６ＳＸ、８０
４８６マイクロプロセッサから選択できる。またインテ
ル８０３８７あるいは８０３８７ＳＸ等のコプロセッサ
１２も数学的コプロセッサとして追加できる。
【００１１】機能ブロックＢＩＢ３０はホストＰ／Ｍバ
ス２０と、在来のアダプタボード等のデバイスを装着す
るための複数のスロット３２ａを備えたマイクロチャン
ネル３２との間のインターフェースとして与えられ、当
該ステーションの他の機能ブロックとの通信におけるマ
スターユニットとして働くことのできるマイクロプロセ
ッサを備えた在来のアダプタボードを含んでいる。さら
に制御器３２ｂは固定ディスクドライブを制御するマイ
クロチャンネルに接続されている。
ス２０と、在来のアダプタボード等のデバイスを装着す
るための複数のスロット３２ａを備えたマイクロチャン
ネル３２との間のインターフェースとして与えられ、当
該ステーションの他の機能ブロックとの通信におけるマ
スターユニットとして働くことのできるマイクロプロセ
ッサを備えた在来のアダプタボードを含んでいる。さら
に制御器３２ｂは固定ディスクドライブを制御するマイ
クロチャンネルに接続されている。
【００１２】機能ブロック（ＭＩＢ）ＭＩＢ４０はホス
トＰ／Ｍバス２０と、ダイナミックＲＡＭメモリ４２と
の間に接続されるインターフェース回路を形成する。こ
のＤラムは別のサイズを有してもよい。さらにＭＩＢ４
０は通常のＢＩＯＳロム（ＲＯＭ）メモリ４２ａへのア
クセスを制御する。
トＰ／Ｍバス２０と、ダイナミックＲＡＭメモリ４２と
の間に接続されるインターフェース回路を形成する。こ
のＤラムは別のサイズを有してもよい。さらにＭＩＢ４
０は通常のＢＩＯＳロム（ＲＯＭ）メモリ４２ａへのア
クセスを制御する。
【００１３】周辺インターフェース機能ブロック（ＰＩ
Ｂ）５０はそれぞれの制御ブロックを介してホストＰ／
Ｍバス２０と種々の在来のシステムとの間および周辺制
御ブロック５２を介して周辺デバイスとの間のインター
フェースを形成する。例えばビデオグラフィックアレー
制御器５２ａ、周辺機器制御器５２ｂ、フレキシブルデ
ィスク制御器５２ｃ、キーボード／マウス制御器５２ｄ
、およびＲＴＣ／ＣＭＯＳラム（ＲＡＭ）デバイス５２
ｅが設けられている。これらすべてのデバイスは当業者
には公知であり、それゆえこれ以上詳述しない。
Ｂ）５０はそれぞれの制御ブロックを介してホストＰ／
Ｍバス２０と種々の在来のシステムとの間および周辺制
御ブロック５２を介して周辺デバイスとの間のインター
フェースを形成する。例えばビデオグラフィックアレー
制御器５２ａ、周辺機器制御器５２ｂ、フレキシブルデ
ィスク制御器５２ｃ、キーボード／マウス制御器５２ｄ
、およびＲＴＣ／ＣＭＯＳラム（ＲＡＭ）デバイス５２
ｅが設けられている。これらすべてのデバイスは当業者
には公知であり、それゆえこれ以上詳述しない。
【００１４】本実施例によれば、各機能ブロックＢＩＢ
３０、ＭＩＢ４０、ＰＩＢ５０は各々がホストＰ／Ｍバ
ス２０と各機能ブロックＢＩＢ３０、ＭＩＢ４０、ＰＩ
Ｂ５０に接続される個々のデバイスとの間の通信を達成
するに必要なすべての素子、例えばレジスタおよび論理
回路等、を含むワンチップとして特に設計されている。
３０、ＭＩＢ４０、ＰＩＢ５０は各々がホストＰ／Ｍバ
ス２０と各機能ブロックＢＩＢ３０、ＭＩＢ４０、ＰＩ
Ｂ５０に接続される個々のデバイスとの間の通信を達成
するに必要なすべての素子、例えばレジスタおよび論理
回路等、を含むワンチップとして特に設計されている。
【００１５】図１に示すようにＭ個の機能ブロックＢＩ
Ｂ３０およびＮ個のＭＩＢ４０はすべてホストＰ／Ｍバ
ス２０に接続出来る。これらブロックＢＩＢ３０はそれ
ぞれ、ホストＰ／Ｍバス２０と相応する数のマイクロチ
ャンネルバス３２との間に接続される。ＭＩＢ４０はホ
ストＰ？Ｍバス２０および相応のメモリとの間に接続さ
れる。従って異なった中央処理ユニットおよび著しく異
なったメモリ容量を備えた非常に広範な種類の構成が達
成出来る。各チップはシステムの種々の構成に合致する
よう非常に多様に構成できる。
Ｂ３０およびＮ個のＭＩＢ４０はすべてホストＰ／Ｍバ
ス２０に接続出来る。これらブロックＢＩＢ３０はそれ
ぞれ、ホストＰ／Ｍバス２０と相応する数のマイクロチ
ャンネルバス３２との間に接続される。ＭＩＢ４０はホ
ストＰ？Ｍバス２０および相応のメモリとの間に接続さ
れる。従って異なった中央処理ユニットおよび著しく異
なったメモリ容量を備えた非常に広範な種類の構成が達
成出来る。各チップはシステムの種々の構成に合致する
よう非常に多様に構成できる。
【００１６】各機能ブロック３０、４０、５０にはシス
テムのすべての機能を一般的に統制している中央処理ユ
ニットのオペレーションとは比較的独立なオペレーショ
ンを与えるある種の能力が与えられていることを理解さ
れたい。
テムのすべての機能を一般的に統制している中央処理ユ
ニットのオペレーションとは比較的独立なオペレーショ
ンを与えるある種の能力が与えられていることを理解さ
れたい。
【００１７】基本的には各機能ブロック３０、４０、５
０はホストＰ／Ｍバス２０と個々の内部トランザクショ
ンバスとの間のインターフェースユニットを含む。その
タイミングは中央処理ユニットクロックに基づいている
が、各機能ブロック内の読み取りあるいは書き込み等の
すべてのオペレーションはシステムの一サイクル内で独
立に行なわれる。他方中央処理ユニットは少なくとも中
央処理ユニットクロックの２サイクルを必要とする。従
ってこの型式のシステムアーキテクチャは、中央処理ユ
ニットに必要な待機状態が低減することにより著しく性
能が改善され、高い全体的動作速度が得られる。
０はホストＰ／Ｍバス２０と個々の内部トランザクショ
ンバスとの間のインターフェースユニットを含む。その
タイミングは中央処理ユニットクロックに基づいている
が、各機能ブロック内の読み取りあるいは書き込み等の
すべてのオペレーションはシステムの一サイクル内で独
立に行なわれる。他方中央処理ユニットは少なくとも中
央処理ユニットクロックの２サイクルを必要とする。従
ってこの型式のシステムアーキテクチャは、中央処理ユ
ニットに必要な待機状態が低減することにより著しく性
能が改善され、高い全体的動作速度が得られる。
【００１８】図３ないし図１１は各機能ブロック３０、
４０、５０に含まれるユニットの詳細を示す。
４０、５０に含まれるユニットの詳細を示す。
【００１９】特に図８を見ると、バスインターフェース
ブロックＢＩＢ３０が示されているが、これは、好まし
くは一個のマイクロチップ上に構成されており、ホスト
ＰＭバスインターフェースＨＰＩ３４を含む。このＨＰ
Ｉ３４はホストＰ／Ｍバス２０とシンクロナイザ３７へ
の通信接続を与える内部トランザクションバス３５との
間のインターフェースを形成する。シンクロナイザ３７
はマイクロチャンネル３２へのアクセスのためマイクロ
チャンネルバス制御ユニットＭＣＡ３８に接続される。
ブロックＢＩＢ３０が示されているが、これは、好まし
くは一個のマイクロチップ上に構成されており、ホスト
ＰＭバスインターフェースＨＰＩ３４を含む。このＨＰ
Ｉ３４はホストＰ／Ｍバス２０とシンクロナイザ３７へ
の通信接続を与える内部トランザクションバス３５との
間のインターフェースを形成する。シンクロナイザ３７
はマイクロチャンネル３２へのアクセスのためマイクロ
チャンネルバス制御ユニットＭＣＡ３８に接続される。
【００２０】内部トランザクションバス３５にはさらに
、直接メモリアクセスを制御するＤＭＡ制御器３６が接
続されている。
、直接メモリアクセスを制御するＤＭＡ制御器３６が接
続されている。
【００２１】図４を参照する。ここに示すのは、メモリ
インターフェースブロックＭＩＢ４０で、好ましくは一
チップに造られ、基本的ユニットとしてユニットＨＩＰ
３４と同様のホストＰ／Ｍインターフェース４４および
内部トランザクションバス４５をを含む。このホストＰ
／Ｍインターフェース４４はホストＰ／Ｍバス２０と内
部トランザクションバス４５との間のインターフェース
として働く。内部トランザクションバス４５もブロック
ＢＩＢ３０の内部トランザクションバス３５と同様であ
る。
インターフェースブロックＭＩＢ４０で、好ましくは一
チップに造られ、基本的ユニットとしてユニットＨＩＰ
３４と同様のホストＰ／Ｍインターフェース４４および
内部トランザクションバス４５をを含む。このホストＰ
／Ｍインターフェース４４はホストＰ／Ｍバス２０と内
部トランザクションバス４５との間のインターフェース
として働く。内部トランザクションバス４５もブロック
ＢＩＢ３０の内部トランザクションバス３５と同様であ
る。
【００２２】内部トランザクションバス４５を介してキ
ャッシュ制御器４６へのメモリアクセスが、並びにダイ
ナミックＲＡＭ制御器４８を介してダイナミックＲＡＭ
メモリ４２に対するシステムメモリインターフェースバ
ス４３へのアクセスが、行なわれる。
ャッシュ制御器４６へのメモリアクセスが、並びにダイ
ナミックＲＡＭ制御器４８を介してダイナミックＲＡＭ
メモリ４２に対するシステムメモリインターフェースバ
ス４３へのアクセスが、行なわれる。
【００２３】図１０および図１１には周辺インターフェ
ースブロックＰＩＢ５０が示されているが、これも好ま
しくは一チップに造られ、ホストＰ／Ｍバス２０を内部
トランザクションバス５５に対して緩衝するホストＰ／
Ｍインターフェース５４を含む。このホストＰ／Ｍイン
ターフェース５４および内部トランザクションバス５５
は、ブロックＢＩＢ３０およびＭＩＢ４０の要素３４お
よび４４並びに要素３５、４５に対応する。
ースブロックＰＩＢ５０が示されているが、これも好ま
しくは一チップに造られ、ホストＰ／Ｍバス２０を内部
トランザクションバス５５に対して緩衝するホストＰ／
Ｍインターフェース５４を含む。このホストＰ／Ｍイン
ターフェース５４および内部トランザクションバス５５
は、ブロックＢＩＢ３０およびＭＩＢ４０の要素３４お
よび４４並びに要素３５、４５に対応する。
【００２４】さらに、ブロックＰＩＢ５０は、ＭＣＡバ
ス制御のための同期ユニット５６、システムおよび前記
周辺ユニット５２ａないし５３ｅへのアクセスのための
ローカル周辺インターフェースユニット５８を含む。こ
れらのユニットは内部トランザクションバス５５と通信
するよう構成されている。
ス制御のための同期ユニット５６、システムおよび前記
周辺ユニット５２ａないし５３ｅへのアクセスのための
ローカル周辺インターフェースユニット５８を含む。こ
れらのユニットは内部トランザクションバス５５と通信
するよう構成されている。
【００２５】上記のように、本発明のワークステーショ
ンは種々の型式の中央処理ユニット１０を使用できる点
で高度の柔軟性を与える。さらに加えて、本システムに
含められるマイクロチャンネルおよびダイナミックＲＡ
Ｍメモリユニットにはそれらの数において柔軟性がある
。この事実は、予め定めらた中央処理ユニット１０が一
つのマクロチャンネルおよび一つのダイナミックメモリ
ブロックのみとしか通信しない従来のワークステーショ
ンと対照的である。本発明のこの特徴は特に拡張された
ホストＰ／Ｍバスによって達成される。このホストバス
は図３ないし図７に詳細に示されている。
ンは種々の型式の中央処理ユニット１０を使用できる点
で高度の柔軟性を与える。さらに加えて、本システムに
含められるマイクロチャンネルおよびダイナミックＲＡ
Ｍメモリユニットにはそれらの数において柔軟性がある
。この事実は、予め定めらた中央処理ユニット１０が一
つのマクロチャンネルおよび一つのダイナミックメモリ
ブロックのみとしか通信しない従来のワークステーショ
ンと対照的である。本発明のこの特徴は特に拡張された
ホストＰ／Ｍバスによって達成される。このホストバス
は図３ないし図７に詳細に示されている。
【００２６】特に中央処理ユニット１０内において、イ
ンテル８０３８６等のマイクロプロセッサの在来の入／
出力ポートは、アドレスポートＡ（２、．．．３１）、
データポートＤ（０、．．．３１）、バイトイネーブル
ポートＢＥｂ（０、．．．３）およびアドレスステータ
ス出力ＡＤＳｂが示されている。出力ＡＤＳｂは有効な
バスサイクル定義およびアドレスが利用できることを示
し、アドレスが駆動されると同一のクロックでアクティ
ブに駆動される。出力ＡＤＳｂはアクティブで低レベル
となる。本システムのクロックＰＣＬＫは予定の周波数
を有し、クロックオッシレータ６０で発生されて中央処
理ユニット１０の入力ポートＰＣＬＫおよび機能ブロッ
クＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に印加される。 これらの入／出力ポートおよび中央処理ユニット１０の
他のすべての入／出力ポート、並びにそこに示されてい
る信号は従来のものである。従ってこれ以上これらにつ
いては詳述しない。しかしながら、本発明の別の特徴は
、種々異なる周波数のオッシレータをオッシレータ６０
の代わりにシステムに接続出来ることである。例えばオ
ッシレータ６０は周波数１６ＭＨｚ、２０ＭＨｚ、ある
いは３３ＭＨｚを有しても構わない。
ンテル８０３８６等のマイクロプロセッサの在来の入／
出力ポートは、アドレスポートＡ（２、．．．３１）、
データポートＤ（０、．．．３１）、バイトイネーブル
ポートＢＥｂ（０、．．．３）およびアドレスステータ
ス出力ＡＤＳｂが示されている。出力ＡＤＳｂは有効な
バスサイクル定義およびアドレスが利用できることを示
し、アドレスが駆動されると同一のクロックでアクティ
ブに駆動される。出力ＡＤＳｂはアクティブで低レベル
となる。本システムのクロックＰＣＬＫは予定の周波数
を有し、クロックオッシレータ６０で発生されて中央処
理ユニット１０の入力ポートＰＣＬＫおよび機能ブロッ
クＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に印加される。 これらの入／出力ポートおよび中央処理ユニット１０の
他のすべての入／出力ポート、並びにそこに示されてい
る信号は従来のものである。従ってこれ以上これらにつ
いては詳述しない。しかしながら、本発明の別の特徴は
、種々異なる周波数のオッシレータをオッシレータ６０
の代わりにシステムに接続出来ることである。例えばオ
ッシレータ６０は周波数１６ＭＨｚ、２０ＭＨｚ、ある
いは３３ＭＨｚを有しても構わない。
【００２７】図３および図４からわかるように、機能ブ
ロックＢＩＢ３０、ＭＩＢ４０、およびＰＩＢ５０は中
央処理ユニットの入／出力ポートと同様な入出力ポート
を与えられている。しかし、機能ブロックおよび中央処
理ユニット１０を相互に接続するための追加的ポートと
その付随のバス線がさらに設けられている。
ロックＢＩＢ３０、ＭＩＢ４０、およびＰＩＢ５０は中
央処理ユニットの入／出力ポートと同様な入出力ポート
を与えられている。しかし、機能ブロックおよび中央処
理ユニット１０を相互に接続するための追加的ポートと
その付随のバス線がさらに設けられている。
【００２８】本発明に関し以下のポートおよびこれらに
対応する信号が特に注意すべきものである。 表 １ ＣＴ（０．．１）： これはホストＰ／Ｍバス内に含
まれる二線の組み合わせであり、ホストＰ／Ｍバスへの
アクセスを持つプロセッサ（または機能ブロック）の型
式を示すものである。例えば、ＣＴ１＝１、およびＣＴ
０＝０は中央処理ユニット１０がインテル４０４８６を
意味するようにできる。これらの二線上の信号はブロッ
クＰＩＢ５０によって任意のブロックＢＩＢ３０および
ブロックＭＩＢ４０の各々に送信されることに注意され
たい。 ＢＲＥＱｂ（０．．．３）： これは四個のブロック
ＢＩＢ３０がそれぞれ一リクエスト線でＰＩＢ５０に接
続されていると仮定したときのホストＰ／Ｍバスリクエ
スト信号である。（詳細は後述する。） ＢＧＮＴｂ（０．．３）： これはＢＲＥＱｂ（０．
．．３）でホストＰ／Ｍバスへのアクセス要求した機能
ブロックＢＩＢ３０に対し、機能ブロックＰＩＢ５０か
ら送信されるホストＰ／Ｍバス付与の信号である。（以
下にさらに説明する。） ＳＢＵＲＳＴＢＬｂ： これはバーストモードでの転
送を一次的に停止するがそのバースト条件を維持するた
め当該チップの機能ブロックＢＩＢ３０の一つから発生
される信号である。このチップは中央処理ユニット１０
が現在バスマスターでないときに限り、バーストオペレ
ーションを特定するために発行される信号である。この
信号は一次的にバーストモードでなされる転送を一次的
に停止しするものの、バーストモードは保持するために
使用される。この信号によってマスターユニットはバー
ストモードによる転送を一時的に停止することができる
。 ＲＤＹＢ： この「非バースト準備完了」は現在のバ
スサイクルが完了したことを示す。ＲＤＹｂ信号はシス
テムの機能ユニットが読み取り要求に呼応してバスのデ
ータ線上に有効なデータを提示したことまたはシステム
の機能ユニットが書き込みサイクルに呼応してプロセッ
サから有効なデータを受理したことを示す。 ＲＤＹＢＬｂ： この「非バースト準備完了ブロック
」は当該チップの機能ブロックの一つにより発生された
ＲＤＹｂ信号である。 ＢＲＤＹｂ（Ｎ）： このバースト準備完了入力は、
ＲＤＹｂが非バーストサイクルで行なう機能と同一の機
能を、バーストサイクルで行なう。ＢＲＤＹｂは読み取
り信号に応答してデータ線上に有効なデータが与えられ
ていること、または書き込み信号に応答してデータが線
上に受理されていることを示す。データバス線上に与え
れられるデータはＢＲＤＹｂ信号がアクティブ状態でサ
ンプル化されているときにプロセッサに格納される。 ＢＲＤＹＢＬｂ（Ｎ）： このバースト準備完了ブロ
ックは当該チップの機能ブロックの一つにより発生され
たＢＲＤＹｂ信号である。 ＬＯＣＫｂ： このバスロック線は現在のバスサイク
ルがロックされていることを示す。プロセッサはＬＯＣ
Ｋｂが主張されるときはバスの保持を許さない。ＬＯＣ
Ｋｂは最初のロックされたバスサイクル（以下、ロック
バスサイクルという）の最初のクロックでアクティブ化
され、最後のロックバスサイクルの最後のクロックの後
に非アクティブにされる。この最後のロックバスサイク
ルは準備完了信号が戻されたときに終了する。ＬＯＣＫ
ｂはアクティブ時に低レベルである。もしも（ブロック
ＰＩＢ５０からの）ＣＴＯおよびＣＴ１信号が１１に設
定されると、システムがバースト状態に留まるかぎりＬ
ＯＣＫｂはアクティブである。この信号はマイクロチャ
ンネル（ＭＣＡ）ストリーミングモードに使用される。 ＣＩＮ：この信号はシステム構成化ルーチンで使用する
連鎖入力信号である。（ＣＯＵＴ信号も参照のこと。）
ＣＯＵＴ：この連鎖入力信号はシステム構成化ルーチン
で使用する信号である。特に一つの機能ブロックの構成
を行なった後、そのブロックが次の機能ブロックにその
ＣＯＵＴ信号を送信し、これをＣＩＮ信号として使用さ
せる。
対応する信号が特に注意すべきものである。 表 １ ＣＴ（０．．１）： これはホストＰ／Ｍバス内に含
まれる二線の組み合わせであり、ホストＰ／Ｍバスへの
アクセスを持つプロセッサ（または機能ブロック）の型
式を示すものである。例えば、ＣＴ１＝１、およびＣＴ
０＝０は中央処理ユニット１０がインテル４０４８６を
意味するようにできる。これらの二線上の信号はブロッ
クＰＩＢ５０によって任意のブロックＢＩＢ３０および
ブロックＭＩＢ４０の各々に送信されることに注意され
たい。 ＢＲＥＱｂ（０．．．３）： これは四個のブロック
ＢＩＢ３０がそれぞれ一リクエスト線でＰＩＢ５０に接
続されていると仮定したときのホストＰ／Ｍバスリクエ
スト信号である。（詳細は後述する。） ＢＧＮＴｂ（０．．３）： これはＢＲＥＱｂ（０．
．．３）でホストＰ／Ｍバスへのアクセス要求した機能
ブロックＢＩＢ３０に対し、機能ブロックＰＩＢ５０か
ら送信されるホストＰ／Ｍバス付与の信号である。（以
下にさらに説明する。） ＳＢＵＲＳＴＢＬｂ： これはバーストモードでの転
送を一次的に停止するがそのバースト条件を維持するた
め当該チップの機能ブロックＢＩＢ３０の一つから発生
される信号である。このチップは中央処理ユニット１０
が現在バスマスターでないときに限り、バーストオペレ
ーションを特定するために発行される信号である。この
信号は一次的にバーストモードでなされる転送を一次的
に停止しするものの、バーストモードは保持するために
使用される。この信号によってマスターユニットはバー
ストモードによる転送を一時的に停止することができる
。 ＲＤＹＢ： この「非バースト準備完了」は現在のバ
スサイクルが完了したことを示す。ＲＤＹｂ信号はシス
テムの機能ユニットが読み取り要求に呼応してバスのデ
ータ線上に有効なデータを提示したことまたはシステム
の機能ユニットが書き込みサイクルに呼応してプロセッ
サから有効なデータを受理したことを示す。 ＲＤＹＢＬｂ： この「非バースト準備完了ブロック
」は当該チップの機能ブロックの一つにより発生された
ＲＤＹｂ信号である。 ＢＲＤＹｂ（Ｎ）： このバースト準備完了入力は、
ＲＤＹｂが非バーストサイクルで行なう機能と同一の機
能を、バーストサイクルで行なう。ＢＲＤＹｂは読み取
り信号に応答してデータ線上に有効なデータが与えられ
ていること、または書き込み信号に応答してデータが線
上に受理されていることを示す。データバス線上に与え
れられるデータはＢＲＤＹｂ信号がアクティブ状態でサ
ンプル化されているときにプロセッサに格納される。 ＢＲＤＹＢＬｂ（Ｎ）： このバースト準備完了ブロ
ックは当該チップの機能ブロックの一つにより発生され
たＢＲＤＹｂ信号である。 ＬＯＣＫｂ： このバスロック線は現在のバスサイク
ルがロックされていることを示す。プロセッサはＬＯＣ
Ｋｂが主張されるときはバスの保持を許さない。ＬＯＣ
Ｋｂは最初のロックされたバスサイクル（以下、ロック
バスサイクルという）の最初のクロックでアクティブ化
され、最後のロックバスサイクルの最後のクロックの後
に非アクティブにされる。この最後のロックバスサイク
ルは準備完了信号が戻されたときに終了する。ＬＯＣＫ
ｂはアクティブ時に低レベルである。もしも（ブロック
ＰＩＢ５０からの）ＣＴＯおよびＣＴ１信号が１１に設
定されると、システムがバースト状態に留まるかぎりＬ
ＯＣＫｂはアクティブである。この信号はマイクロチャ
ンネル（ＭＣＡ）ストリーミングモードに使用される。 ＣＩＮ：この信号はシステム構成化ルーチンで使用する
連鎖入力信号である。（ＣＯＵＴ信号も参照のこと。）
ＣＯＵＴ：この連鎖入力信号はシステム構成化ルーチン
で使用する信号である。特に一つの機能ブロックの構成
を行なった後、そのブロックが次の機能ブロックにその
ＣＯＵＴ信号を送信し、これをＣＩＮ信号として使用さ
せる。
【００２９】本システムのもう一つの特徴は中央処理ユ
ニット１０が機能ブロックの一つに命令を送った後はそ
のブロックが中央処理ユニット１０のその後の制御なし
にこの命令を実行することである。例えばブロックＢＩ
Ｂ３０に送られるそのような命令にマイクロチャンネル
３２からダイナミックＲＡＭメモリ４２へ送られる書き
込みデータがある。各機能ブロックはそのようなプロセ
スを実行するためのフリップフロップ等の論理回路を含
むことは当業者に明白であろう。これはすべて所謂「状
態決定装置」に含まれている。「状態決定装置」は当業
者が特定の条件および実行すべきプロセスに応じて用意
できる。
ニット１０が機能ブロックの一つに命令を送った後はそ
のブロックが中央処理ユニット１０のその後の制御なし
にこの命令を実行することである。例えばブロックＢＩ
Ｂ３０に送られるそのような命令にマイクロチャンネル
３２からダイナミックＲＡＭメモリ４２へ送られる書き
込みデータがある。各機能ブロックはそのようなプロセ
スを実行するためのフリップフロップ等の論理回路を含
むことは当業者に明白であろう。これはすべて所謂「状
態決定装置」に含まれている。「状態決定装置」は当業
者が特定の条件および実行すべきプロセスに応じて用意
できる。
【００３０】ここで図１２を参照すると、上に掲げた信
号の流れおよび目的が説明されている。例えば番号３０
０ないし３０３と記された四つの機能ブロックＢＩＢ０
ないしＢＩＢ３が設けられている。また番号４００ない
し４０２と記された二つの機能ブロックＭＩＢ０ないし
ＭＩＢ１が設けられている。
号の流れおよび目的が説明されている。例えば番号３０
０ないし３０３と記された四つの機能ブロックＢＩＢ０
ないしＢＩＢ３が設けられている。また番号４００ない
し４０２と記された二つの機能ブロックＭＩＢ０ないし
ＭＩＢ１が設けられている。
【００３１】これらの線はすべて、アドレス線Ａ（２、
．．．３１）およびデータ線Ｄ（０、．．．３１）と同
様、ホストＰ／Ｍバス２０の一部である。
．．．３１）およびデータ線Ｄ（０、．．．３１）と同
様、ホストＰ／Ｍバス２０の一部である。
【００３２】別の特徴として、使用したホストプロセッ
サの型式を示すか、またはブロックＢＩＢ３０がホスト
Ｐ／Ｍバスへのアクセスを有するバスマスターであるか
いなかを示す二つの線ＣＴ０およびＣＴ１（場合により
一つの線のみで示しまた呼称する）が設けられている。 これら二つの線はサイクルに応じて動的に切り替えるこ
とができることに注意されたい。この情報はブロックＰ
ＩＢ５０からすべてのブロックＭＩＢ４０およびすべて
のブロックＢＩＢ３０に送信される。例えばＣＴ０＝１
、ＣＴ１＝０は中央処理ユニット１０が４８６型プロセ
ッサのマスターであり、ＣＴ０＝１、ＣＴ１＝１はバス
マスターがブロックＢＩＢ３０であることを示す。
サの型式を示すか、またはブロックＢＩＢ３０がホスト
Ｐ／Ｍバスへのアクセスを有するバスマスターであるか
いなかを示す二つの線ＣＴ０およびＣＴ１（場合により
一つの線のみで示しまた呼称する）が設けられている。 これら二つの線はサイクルに応じて動的に切り替えるこ
とができることに注意されたい。この情報はブロックＰ
ＩＢ５０からすべてのブロックＭＩＢ４０およびすべて
のブロックＢＩＢ３０に送信される。例えばＣＴ０＝１
、ＣＴ１＝０は中央処理ユニット１０が４８６型プロセ
ッサのマスターであり、ＣＴ０＝１、ＣＴ１＝１はバス
マスターがブロックＢＩＢ３０であることを示す。
【００３３】図１０ないし図１２において、オッシレー
タ６０および特にそのホストＰ／Ｍインターフェース５
４が調停器回路５４ｂを含む。各ブロックＢＩＢ３００
−３０３はそれぞれホストＰ／Ｍバスリクエスト線ＢＲ
ＥＱ（０）ないしＢＲＥＱ（３）によりブロックＰＩＢ
５０に接続される。またブロックＰＩＢ５０はホストＰ
／Ｍバス付与信号を得るため線ＢＧＮＴ０ないしＢＧＮ
Ｔ３を介して各ブロックＢＩＢ０−３に接続される。
タ６０および特にそのホストＰ／Ｍインターフェース５
４が調停器回路５４ｂを含む。各ブロックＢＩＢ３００
−３０３はそれぞれホストＰ／Ｍバスリクエスト線ＢＲ
ＥＱ（０）ないしＢＲＥＱ（３）によりブロックＰＩＢ
５０に接続される。またブロックＰＩＢ５０はホストＰ
／Ｍバス付与信号を得るため線ＢＧＮＴ０ないしＢＧＮ
Ｔ３を介して各ブロックＢＩＢ０−３に接続される。
【００３４】これらの作用を説明する。もしもブロック
ＢＩＢ３００−３０３の一つがホストＰ／Ｍバス２０に
アクセスする必要があると、当該ブロックはブロックＰ
ＩＢ５０に相応のリクエスト信号ＢＲＥＱ０−３を送る
。 この信号は個々のブロックＢＩＢに割り当てられた予定
の優先性に従って調停器５４ｂが調停し、その調停に基
づき最高の優先性を持つリクエストＢＩＢ３００−３０
３に当該アクセスが付与される。
ＢＩＢ３００−３０３の一つがホストＰ／Ｍバス２０に
アクセスする必要があると、当該ブロックはブロックＰ
ＩＢ５０に相応のリクエスト信号ＢＲＥＱ０−３を送る
。 この信号は個々のブロックＢＩＢに割り当てられた予定
の優先性に従って調停器５４ｂが調停し、その調停に基
づき最高の優先性を持つリクエストＢＩＢ３００−３０
３に当該アクセスが付与される。
【００３５】従ってホスト中央処理ユニット１０はこの
仕事から開放されるという改良された性能が得られる。
仕事から開放されるという改良された性能が得られる。
【００３６】上述したように本発明に基づくワークステ
ーションは種々の中央処理ユニット１０を使用すること
ができる。さらにワークステーションはいろいろの周波
数、例えば１６ＭＨｚないし３３ＭＨｚで動作すること
ができる。従って同一の機能ブロックＢＩＢ３０、ＭＩ
Ｂ４０、ＰＩＢ５０を使用して非常に多数のシステム構
成が利用できる。これらの設計変更には特定の構成に合
うように機能ブロックを適合させる必要がある。
ーションは種々の中央処理ユニット１０を使用すること
ができる。さらにワークステーションはいろいろの周波
数、例えば１６ＭＨｚないし３３ＭＨｚで動作すること
ができる。従って同一の機能ブロックＢＩＢ３０、ＭＩ
Ｂ４０、ＰＩＢ５０を使用して非常に多数のシステム構
成が利用できる。これらの設計変更には特定の構成に合
うように機能ブロックを適合させる必要がある。
【００３７】この目的で各機能ブロックはそのホストＰ
／ＭインターフェースＨＩＰ３４、４４、５４内に、構
成化レジスタを含むことが望ましい。これらの構成化レ
ジスタの一つの例として、ホストＰ／Ｍインターフェー
ス５４に含まれる構成化レジスタを図１０に示す。
／ＭインターフェースＨＩＰ３４、４４、５４内に、構
成化レジスタを含むことが望ましい。これらの構成化レ
ジスタの一つの例として、ホストＰ／Ｍインターフェー
ス５４に含まれる構成化レジスタを図１０に示す。
【００３８】原理上、すべての機能ブロックは「プログ
ラムオプション選択」手続きとして知られる設定手続き
で構成できる。本発明の好ましい実施例に使用した特定
の設定手続きは、「ワークステーションのシステム構成
法」と題する同時係属出願に詳述してある。
ラムオプション選択」手続きとして知られる設定手続き
で構成できる。本発明の好ましい実施例に使用した特定
の設定手続きは、「ワークステーションのシステム構成
法」と題する同時係属出願に詳述してある。
【００３９】図１２および表１（信号の定義）を参照し
て、本ワークステーション実施例の基本的動作を説明す
る。このアーキテクチャーは一群の中央処理ユニット１
０、例えばインテル８０３８６、８０３８６ＳＸまたは
８０４８６から一つを選択してホストＰ／Ｍバス２０に
接続することができる設計となっている。中央処理ユニ
ット群は動作特定の異なるものの群でよい。例えばイン
テル８０３８６はその動作のタイミングをとるため、シ
ステムクロック信号（ＰＣＬＫ）の周波数を二分する。 これとは対照的にインテル８０４８６はクロック信号を
分割せず、システムクロックと同一の周波数で動作する
。
て、本ワークステーション実施例の基本的動作を説明す
る。このアーキテクチャーは一群の中央処理ユニット１
０、例えばインテル８０３８６、８０３８６ＳＸまたは
８０４８６から一つを選択してホストＰ／Ｍバス２０に
接続することができる設計となっている。中央処理ユニ
ット群は動作特定の異なるものの群でよい。例えばイン
テル８０３８６はその動作のタイミングをとるため、シ
ステムクロック信号（ＰＣＬＫ）の周波数を二分する。 これとは対照的にインテル８０４８６はクロック信号を
分割せず、システムクロックと同一の周波数で動作する
。
【００４０】システムが設置されたとき接続される中央
処理ユニット１０の型式が与えられる。例えば特定に中
央処理ユニット１０の型式を示すべく、設置者によって
予定の配置にスイッチ類が設定できる。好ましい実施例
ではこれらスイッチ類は中央処理ユニットの型式を示す
ためＰＩＢボード上で設定される。前に述べたように、
制御線ＣＴ（０．．１）はニ本の線を含む。従って開示
した実施例では四つの信号（０、０）、（１、０）、（
０、１）、（１、１）を与えることができる。これらの
内の三つは８０３８６、８０３８６ＳＸ、または８０４
８６中央処理ユニット１０がホストＰ／Ｍバス２０に接
続されているか否かを示すために予約されている。第四
の信号はブロックＢＩＢ３０がバスマスターであるとき
にアクティブ化される。本ワークステーションの特徴は
ブロックＢＩＢ３０がホストＰ／Ｍバス２０のバスマス
ターとなって中央処理ユニット１０を開放することがで
きることを思い起こされたい。もしも三つ以上の異なる
型式の中央処理ユニット１０がワークステーションに接
続される可能性があれば、明らかにもっと多数のＣＴ線
を使用できる。
処理ユニット１０の型式が与えられる。例えば特定に中
央処理ユニット１０の型式を示すべく、設置者によって
予定の配置にスイッチ類が設定できる。好ましい実施例
ではこれらスイッチ類は中央処理ユニットの型式を示す
ためＰＩＢボード上で設定される。前に述べたように、
制御線ＣＴ（０．．１）はニ本の線を含む。従って開示
した実施例では四つの信号（０、０）、（１、０）、（
０、１）、（１、１）を与えることができる。これらの
内の三つは８０３８６、８０３８６ＳＸ、または８０４
８６中央処理ユニット１０がホストＰ／Ｍバス２０に接
続されているか否かを示すために予約されている。第四
の信号はブロックＢＩＢ３０がバスマスターであるとき
にアクティブ化される。本ワークステーションの特徴は
ブロックＢＩＢ３０がホストＰ／Ｍバス２０のバスマス
ターとなって中央処理ユニット１０を開放することがで
きることを思い起こされたい。もしも三つ以上の異なる
型式の中央処理ユニット１０がワークステーションに接
続される可能性があれば、明らかにもっと多数のＣＴ線
を使用できる。
【００４１】本システムの動作を開始すると、オッシレ
ータ６０が予定周波数でクロック信号を発生する。ホス
トＰ／Ｍバス２０に接続されたある種の型式の中央処理
ユニット１０はその動作のタイミングをとるためそのク
ロック信号の周波数を変更する。上記のように、８０３
８６中央処理ユニット１０はその周波数を二分する。オ
ッシレータ６０からのクロック信号もまたブロックＢＩ
Ｂ３０に与えられる。ブロックＢＩＢ３０は中央処理ユ
ニット１０と同様の方法でクロック信号の周波数を変更
することによりＣＴ線上の信号に応答する。例えばもし
もＣＴ線上の信号が、中央処理ユニット１０が８０３８
６であることを示すと、ブロックＢＩＢ３０はその周波
数を二分する。他方、もしも当該プロセッサが８０４８
６であることをＣＴ線上の信号が示すと、このプロセス
ッサはクロック信号の周波数を変更しないので、３０は
その周波数を変更しない。
ータ６０が予定周波数でクロック信号を発生する。ホス
トＰ／Ｍバス２０に接続されたある種の型式の中央処理
ユニット１０はその動作のタイミングをとるためそのク
ロック信号の周波数を変更する。上記のように、８０３
８６中央処理ユニット１０はその周波数を二分する。オ
ッシレータ６０からのクロック信号もまたブロックＢＩ
Ｂ３０に与えられる。ブロックＢＩＢ３０は中央処理ユ
ニット１０と同様の方法でクロック信号の周波数を変更
することによりＣＴ線上の信号に応答する。例えばもし
もＣＴ線上の信号が、中央処理ユニット１０が８０３８
６であることを示すと、ブロックＢＩＢ３０はその周波
数を二分する。他方、もしも当該プロセッサが８０４８
６であることをＣＴ線上の信号が示すと、このプロセス
ッサはクロック信号の周波数を変更しないので、３０は
その周波数を変更しない。
【００４２】ブロックＢＩＢ３０はこの変更された周波
数を使用してブロックＢＩＢ３０と中央処理ユニット１
０との間のデータ転送のタイミングをとる。さらにクロ
ック信号の周波数を中央処理ユニット１０と同一の周波
数に変更することにより、いろいろの機能ブロックと中
央処理ユニット１０との間の通信がシステムの始動時お
よび初期化段階で可能となる。
数を使用してブロックＢＩＢ３０と中央処理ユニット１
０との間のデータ転送のタイミングをとる。さらにクロ
ック信号の周波数を中央処理ユニット１０と同一の周波
数に変更することにより、いろいろの機能ブロックと中
央処理ユニット１０との間の通信がシステムの始動時お
よび初期化段階で可能となる。
【００４３】本システムの動作においてはＣＴ線で与え
られる信号は、中央処理ユニット１０がバスマスターで
あるかぎりホストＰ／Ｍバス２０に接続された中央処理
ユニットの型式を示し続ける。もしもブロックＢＩＢ３
０は調停後にバスマスターになると、ＣＴ線上の信号は
動的に変化し、ブロックＢＩＢ３０がバスマスターであ
ることを指示する。言い換えると、バスマスターの機能
は中央処理ユニット１０からブロックＢＩＢ３０へ移さ
れるのである。（これはブロックＭＩＢ４０およびブロ
ックＢＩＢ３０に与えられる信号ＣＴＩＮ（０．．１）
（図３ないし図７）の、信号ＣＴ（０．．１）への動的
変更によって図示してある）。 従って中央処理ユニ
ットの型式を同定すること、および中央処理ユニット１
０もしくはブロックＢＩＢ３０のいずれがバスマスター
であるかを同定することの二重の目的でＣＴ信号が使用
される。
られる信号は、中央処理ユニット１０がバスマスターで
あるかぎりホストＰ／Ｍバス２０に接続された中央処理
ユニットの型式を示し続ける。もしもブロックＢＩＢ３
０は調停後にバスマスターになると、ＣＴ線上の信号は
動的に変化し、ブロックＢＩＢ３０がバスマスターであ
ることを指示する。言い換えると、バスマスターの機能
は中央処理ユニット１０からブロックＢＩＢ３０へ移さ
れるのである。（これはブロックＭＩＢ４０およびブロ
ックＢＩＢ３０に与えられる信号ＣＴＩＮ（０．．１）
（図３ないし図７）の、信号ＣＴ（０．．１）への動的
変更によって図示してある）。 従って中央処理ユニ
ットの型式を同定すること、および中央処理ユニット１
０もしくはブロックＢＩＢ３０のいずれがバスマスター
であるかを同定することの二重の目的でＣＴ信号が使用
される。
【図１】本発明に基づくワークステーションアーキテク
チャーの全体図で、いろいろの機能ブロックおよびそれ
らの接続を示す。
チャーの全体図で、いろいろの機能ブロックおよびそれ
らの接続を示す。
【図２】図３ないし図７の配置を示す図である。
【図３】いろいろの機能ブロックを相互に接続するのに
使用されるホストＰ／Ｍバスの詳細を示す図の一部であ
る。
使用されるホストＰ／Ｍバスの詳細を示す図の一部であ
る。
【図４】いろいろの機能ブロックを相互に接続するのに
使用されるホストＰ／Ｍバスの詳細を示す図の他の一部
である。
使用されるホストＰ／Ｍバスの詳細を示す図の他の一部
である。
【図５】いろいろの機能ブロックを相互に接続するのに
使用されるホストＰ／Ｍバスの詳細を示す図の他の一部
である。
使用されるホストＰ／Ｍバスの詳細を示す図の他の一部
である。
【図６】いろいろの機能ブロックを相互に接続するのに
使用されるホストＰ／Ｍバスの詳細を示す図の他の一部
である。
使用されるホストＰ／Ｍバスの詳細を示す図の他の一部
である。
【図７】いろいろの機能ブロックを相互に接続するのに
使用されるホストＰ／Ｍバスの詳細を示す図の他の一部
である。
使用されるホストＰ／Ｍバスの詳細を示す図の他の一部
である。
【図８】バスインターフェースブロックＢＩＢのブロッ
ク線図である。
ク線図である。
【図９】メモリインターフェースブロックＭＩＢのブロ
ック線図である。
ック線図である。
【図１０】ローカル周辺装置およびビデオグラフィック
アレーのブロック線図の一部である。
アレーのブロック線図の一部である。
【図１１】ローカル周辺装置およびビデオグラフィック
アレーのブロック線図残りの一部である。
アレーのブロック線図残りの一部である。
【図１２】本発明の一態様にかかる複数のブロックＢＩ
ＢおよびＭＩＢを示す図である。
ＢおよびＭＩＢを示す図である。
１０ 中央処理ユニット
２０ ローカルバス
３２ 外部バス
５２ 外部バス
Claims (1)
- 【請求項１】ワークステーションのアーキテクチャーで
あって、いくつかの動作パラメータにおいて異なる一群
の中央処理ユニットから選択された一つの中央処理ユニ
ットと、外部バスと該中央処理ユニットとの間に接続さ
れるバスインターフェース回路と、該インターフェース
回路に接続され、該回路に接続された中央処理ユニット
の型式を示す信号を与える制御線とを含むワークステー
ションのアーキテクチャー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB909018991A GB9018991D0 (en) | 1990-08-31 | 1990-08-31 | Work station with timing independant interface units |
| GB9018991.1 | 1990-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04349558A true JPH04349558A (ja) | 1992-12-04 |
| JP3550155B2 JP3550155B2 (ja) | 2004-08-04 |
Family
ID=10681418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24242591A Expired - Fee Related JP3550155B2 (ja) | 1990-08-31 | 1991-08-29 | 選択可能な中央処理ユニット付きワークステーションのアーキテクチャー |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5640536A (ja) |
| EP (1) | EP0473453B1 (ja) |
| JP (1) | JP3550155B2 (ja) |
| DE (1) | DE69125071T2 (ja) |
| GB (1) | GB9018991D0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191936A (ja) * | 1993-11-22 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | マルチプル・バス・インターフェース・アダプタ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2692694A1 (fr) * | 1992-06-17 | 1993-12-24 | Hewlett Packard Co | Système informatique adaptable au type de microprocesseur installé et procédé de détection du type de microprocesseur. |
| US5790834A (en) * | 1992-08-31 | 1998-08-04 | Intel Corporation | Apparatus and method using an ID instruction to identify a computer microprocessor |
| US6041372A (en) * | 1996-12-30 | 2000-03-21 | Intel Corporation | Method and apparatus for providing a processor module for a computer system |
| US5983297A (en) * | 1996-12-30 | 1999-11-09 | Intel Corporation | Method and apparatus for upgrading a computer system |
| US7406572B1 (en) * | 2004-03-26 | 2008-07-29 | Cypress Semiconductor Corp. | Universal memory circuit architecture supporting multiple memory interface options |
| CN101458639B (zh) * | 2007-12-11 | 2010-12-01 | 英业达股份有限公司 | 中央处理器类型识别电路及中央处理器类型识别方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4667305A (en) * | 1982-06-30 | 1987-05-19 | International Business Machines Corporation | Circuits for accessing a variable width data bus with a variable width data field |
| US4638451A (en) * | 1983-05-03 | 1987-01-20 | Texas Instruments Incorporated | Microprocessor system with programmable interface |
| JPS62247275A (ja) * | 1986-03-31 | 1987-10-28 | Ando Electric Co Ltd | インサ−キツトエミユレ−タのｃｐｕ識別回路 |
| US4967346A (en) * | 1988-03-14 | 1990-10-30 | Advanced Micro Devices, Inc. | Universal microprocessor interface circuit |
| US5129090A (en) * | 1988-05-26 | 1992-07-07 | Ibm Corporation | System bus preempt for 80386 when running in an 80386/82385 microcomputer system with arbitration |
| US5097437A (en) * | 1988-07-17 | 1992-03-17 | Larson Ronald J | Controller with clocking device controlling first and second state machine controller which generate different control signals for different set of devices |
| US5109332A (en) * | 1988-09-09 | 1992-04-28 | Compaq Computer Corporation | System for controlling the transferring of different widths of data using two different sets of address control and state information signals |
| US5321827A (en) * | 1989-08-02 | 1994-06-14 | Advanced Logic Research, Inc. | Computer system with modular upgrade capability |
| US5155839A (en) * | 1989-09-29 | 1992-10-13 | Allen-Bradley Company, Inc. | Apparatus using in undifferentiated strobe output to interface either of two incompatible memory access signal types to a memory |
| EP0472274A1 (en) * | 1990-08-24 | 1992-02-26 | International Business Machines Corporation | Data processing apparatus having connectors to receive system components |
-
1990
- 1990-08-31 GB GB909018991A patent/GB9018991D0/en active Pending
-
1991
- 1991-08-29 JP JP24242591A patent/JP3550155B2/ja not_active Expired - Fee Related
- 1991-08-30 DE DE69125071T patent/DE69125071T2/de not_active Expired - Fee Related
- 1991-08-30 US US07/752,819 patent/US5640536A/en not_active Expired - Lifetime
- 1991-08-30 EP EP91307979A patent/EP0473453B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191936A (ja) * | 1993-11-22 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | マルチプル・バス・インターフェース・アダプタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3550155B2 (ja) | 2004-08-04 |
| GB9018991D0 (en) | 1990-10-17 |
| US5640536A (en) | 1997-06-17 |
| EP0473453A1 (en) | 1992-03-04 |
| DE69125071T2 (de) | 1997-10-09 |
| EP0473453B1 (en) | 1997-03-12 |
| DE69125071D1 (de) | 1997-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1131729B1 (en) | Communications system and method with multilevel connection identification | |
| US5948089A (en) | Fully-pipelined fixed-latency communications system with a real time dynamic bandwidth allocation | |
| JP5036120B2 (ja) | 非ブロック化共有インターフェイスを持つ通信システム及び方法 | |
| US6483342B2 (en) | Multi-master multi-slave system bus in a field programmable gate array (FPGA) | |
| US6272582B1 (en) | PCI-PCI bridge allowing controlling of a plurality of PCI agents including a VGA device | |
| EP0476872B1 (en) | Work station including interfacing means for transferring data between first and second buses | |
| JP3550155B2 (ja) | 選択可能な中央処理ユニット付きワークステーションのアーキテクチャー | |
| EP0483959B1 (en) | Work station interfacing means having burst mode capability | |
| US5440754A (en) | Work station and method for transferring data between an external bus and a memory unit | |
| US20030236941A1 (en) | Data processor | |
| JP3698324B2 (ja) | 直接メモリアクセス制御器およびデータチャンネルへのインターフェース装置を備えたワークステーション | |
| US5363492A (en) | Internal bus for work station interfacing means | |
| US5933648A (en) | Configurable arbitration device for controlling the access of components to an arbiter or the like based on a control input | |
| EP0473454A2 (en) | Register control for work station interfacing means | |
| US6389492B1 (en) | Apparatus for flexibly allocating request/grant pins between multiple bus controllers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040423 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |