JPH0435061A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0435061A JPH0435061A JP14251790A JP14251790A JPH0435061A JP H0435061 A JPH0435061 A JP H0435061A JP 14251790 A JP14251790 A JP 14251790A JP 14251790 A JP14251790 A JP 14251790A JP H0435061 A JPH0435061 A JP H0435061A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- mos transistor
- buffer
- resistor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に利用され、特に、ＭＯＳ）
ランジスタから構成されたプルアンプ抵抗またはプルダ
ウン抵抗を有する半導体集積回路に関する。
ランジスタから構成されたプルアンプ抵抗またはプルダ
ウン抵抗を有する半導体集積回路に関する。
本発明は、ＭＯＳ）ランジスタから構成されたプルアッ
プ抵抗またはプルダウン抵抗を有する半導体集積回路に
おいて、 外部からの制御信号により、前記ＭＯＳトランジスタの
「オン」、「オフ」を制御できるようにすることにより
、 検査時において前記ＭＯＳトランジスタを流れる電流を
カットし、正確な電源電流を測定できるようにしたもの
である。
プ抵抗またはプルダウン抵抗を有する半導体集積回路に
おいて、 外部からの制御信号により、前記ＭＯＳトランジスタの
「オン」、「オフ」を制御できるようにすることにより
、 検査時において前記ＭＯＳトランジスタを流れる電流を
カットし、正確な電源電流を測定できるようにしたもの
である。
従来、この種の人出カバッファセル内にＭＯＳトランジ
スタによって構成されるプルアップ抵抗およびプルダウ
ン抵抗は、第３図に示すように、プルアップ抵抗５の場
合は、ＰチャネルＭＯＳトランジスタを用い、そのソー
ス電極とゲート電極とを電源ＶＤＤ電位にクランプし、
ドレイン電極を同一セル内の入力バッファ３と入出力端
子１間に接続しており、プルダウン抵抗６の場合は、Ｎ
チャネルＭＯＳトランジスタを用い、そのソース電極を
ゲート電極とを接地電位ＧＮＤにクランプし、ドレイン
電極を同一セル内の出力バッファ４と出力端子２間に接
続していた。
スタによって構成されるプルアップ抵抗およびプルダウ
ン抵抗は、第３図に示すように、プルアップ抵抗５の場
合は、ＰチャネルＭＯＳトランジスタを用い、そのソー
ス電極とゲート電極とを電源ＶＤＤ電位にクランプし、
ドレイン電極を同一セル内の入力バッファ３と入出力端
子１間に接続しており、プルダウン抵抗６の場合は、Ｎ
チャネルＭＯＳトランジスタを用い、そのソース電極を
ゲート電極とを接地電位ＧＮＤにクランプし、ドレイン
電極を同一セル内の出力バッファ４と出力端子２間に接
続していた。
前述した従来の半導体集積回路は、そのプルアップ抵抗
およびプルダウン抵抗を構成するＭＯＳトランジスタが
、常に「オン」状態になっているため、半導体集積回路
のモードによっては、プルアップ抵抗およびまたはプル
ダウン抵抗を介してＶＤＤ−ＧＮＤ間に電流が流れ込み
、検査時に正確な電源電流が測定できない欠点があった
。
およびプルダウン抵抗を構成するＭＯＳトランジスタが
、常に「オン」状態になっているため、半導体集積回路
のモードによっては、プルアップ抵抗およびまたはプル
ダウン抵抗を介してＶＤＤ−ＧＮＤ間に電流が流れ込み
、検査時に正確な電源電流が測定できない欠点があった
。
本発明の目的は、前記の欠点を除去することにより、検
査時に、プルアップ抵抗およびプルダウン抵抗による電
流をカットし、正確に電源電流を測定できる半導体集積
回路を提供することにある。
査時に、プルアップ抵抗およびプルダウン抵抗による電
流をカットし、正確に電源電流を測定できる半導体集積
回路を提供することにある。
本発明は、人出カバッファセル内にＭＯＳ）ランジスタ
から構成されたプルアップ抵抗またはプルダウン抵抗を
有する半導体集積回路において、前記ＭＯ３）ランジス
タのゲート電位を外部からの制御信号により制御する制
御回路を同一チップ上に設けたことを特徴とする。
から構成されたプルアップ抵抗またはプルダウン抵抗を
有する半導体集積回路において、前記ＭＯ３）ランジス
タのゲート電位を外部からの制御信号により制御する制
御回路を同一チップ上に設けたことを特徴とする。
制御回路は外部からの制御信号により、プルアップ抵抗
およびプルダウン抵抗を構成するＭＯＳトランジスタの
ゲート電位を、通常時は前記ＭＯＳトランジスタが「オ
ン」状態になるように保持し、検査時には反対に前記Ｍ
Ｏ３）ランジスタが「オフ」状態になるように保持する
。
およびプルダウン抵抗を構成するＭＯＳトランジスタの
ゲート電位を、通常時は前記ＭＯＳトランジスタが「オ
ン」状態になるように保持し、検査時には反対に前記Ｍ
Ｏ３）ランジスタが「オフ」状態になるように保持する
。
従って、検査時においては、プルアップ抵抗およびプル
ダウン抵抗による影響のない正確な電源電流を測定する
ことが可能となる。
ダウン抵抗による影響のない正確な電源電流を測定する
ことが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す回路図で、入力バッ
ファセルの要部を示す。
ファセルの要部を示す。
本第二実施例は、入力バッファセル内に、ＰチャネルＭ
Ｏ３）ランジスタから構成され、それぞれ、ドレイン電
極が電源ＶＤＤに、ソース電極が入力端子１と入力バッ
ファ３との共通接続点にそれぞれ接続された二つのプル
アップ抵抗５を有する半導体集積回路において、 本発明の特徴とするところの、前記ＭＯ３）ランジスタ
のゲート電位を外部からの制御信号により制御する制御
回路１１を含んでいる。
Ｏ３）ランジスタから構成され、それぞれ、ドレイン電
極が電源ＶＤＤに、ソース電極が入力端子１と入力バッ
ファ３との共通接続点にそれぞれ接続された二つのプル
アップ抵抗５を有する半導体集積回路において、 本発明の特徴とするところの、前記ＭＯ３）ランジスタ
のゲート電位を外部からの制御信号により制御する制御
回路１１を含んでいる。
そして、制御回路１１は、外部からの制御信号が入力さ
れる制御端子１０と、人力が制御端子１０に出力がそれ
ぞれ前記ＭＯ３）ランジスタのゲート電極に接続された
バッファ７と、ソース電極およびゲート電極が接地電位
ＧＮＤに接続されドレイン電極が制御端子１０とバッフ
ァ７との共通接続点に接続されたＮチャネルＭＯＳ）ラ
ンジスタから構成されたプルダウン抵抗８とを含んでい
る。
れる制御端子１０と、人力が制御端子１０に出力がそれ
ぞれ前記ＭＯ３）ランジスタのゲート電極に接続された
バッファ７と、ソース電極およびゲート電極が接地電位
ＧＮＤに接続されドレイン電極が制御端子１０とバッフ
ァ７との共通接続点に接続されたＮチャネルＭＯＳ）ラ
ンジスタから構成されたプルダウン抵抗８とを含んでい
る。
次に、本第二実施例の動作について説明する。
通常の使用状態では、制御端子１０を「ロー」レベル入
力あるいはオープン（この場合は、プルダウン抵抗８に
より「ロー」レベルにクランプ）とすることにより、プ
ルアップ抵抗５は「オン」状態となる。
力あるいはオープン（この場合は、プルダウン抵抗８に
より「ロー」レベルにクランプ）とすることにより、プ
ルアップ抵抗５は「オン」状態となる。
検査時の電源電流測定においては、制御端子１０を「ハ
イ」レベル人力とすることにより、プルアップ抵抗５は
「オフ」状態となり、プルアップ抵抗５を介してＶＤＤ
−ＧＮＤ間に流れる電流はカットされ、正確な電源電流
が測定できる。
イ」レベル人力とすることにより、プルアップ抵抗５は
「オフ」状態となり、プルアップ抵抗５を介してＶＤＤ
−ＧＮＤ間に流れる電流はカットされ、正確な電源電流
が測定できる。
なお、この際プルダウン抵抗８にも電流が流れるがＶＤ
Ｄ−ＧＮＤ間の電流とはならないので問題はない。
Ｄ−ＧＮＤ間の電流とはならないので問題はない。
第２図は本発明の第二実施例を示す回路図で、人出カバ
ッファセルの要部を示す。
ッファセルの要部を示す。
本第二実施例は、人出カバッファセル内に、Ｐチャネル
ＭＯ３）ランジスタから構成され、電源ＶＤＤと、入力
端子１と入力バッファ３との共通接続点間に接続された
プルアップ抵抗５と、ＮチャネルＭＯＳ）ランジスタか
ら構成され、接地電位ＧＮＤと、出力端子２と出力バッ
ファ４との共通接続点間に接続されたプルダウン抵抗６
とを有する半導体集積回路において、 本発明の特徴とするところの、制御端子１０、プルダウ
ン抵抗８、バッファ７、およびインバータ９を含む制御
回路１１を備えている。そして、インバータ９は、人力
がバッファ７の出力に、出力がプルダウン抵抗６を構成
するＮチャネルＭＯ３）ランジスタのゲート電極に接続
される。
ＭＯ３）ランジスタから構成され、電源ＶＤＤと、入力
端子１と入力バッファ３との共通接続点間に接続された
プルアップ抵抗５と、ＮチャネルＭＯＳ）ランジスタか
ら構成され、接地電位ＧＮＤと、出力端子２と出力バッ
ファ４との共通接続点間に接続されたプルダウン抵抗６
とを有する半導体集積回路において、 本発明の特徴とするところの、制御端子１０、プルダウ
ン抵抗８、バッファ７、およびインバータ９を含む制御
回路１１を備えている。そして、インバータ９は、人力
がバッファ７の出力に、出力がプルダウン抵抗６を構成
するＮチャネルＭＯ３）ランジスタのゲート電極に接続
される。
次に、本第二実施例の動作について説明する。
通常の使用状態では、制御端子１０を［ロウ」レベル人
力あるいはオープン（この場合はプルダウン抵抗８によ
り「ロウ」レベルにクランプ）とすることにより、プル
アップ抵抗５およびプルダウン抵抗６は「オン」状態と
なる。
力あるいはオープン（この場合はプルダウン抵抗８によ
り「ロウ」レベルにクランプ）とすることにより、プル
アップ抵抗５およびプルダウン抵抗６は「オン」状態と
なる。
出荷検査時の電源電流測定においては、制御端子１０を
「ハイ」レベル人力とすることにより、プルアンプ抵抗
５およびプルダウン抵抗６はオフ状態となり、前記抵抗
を介してＶＤＤ−ＧＮＤ間に流れる電流はカットされ正
確な電源電流が測定できる。なお、この際プルダウン抵
抗８にも電流が流れるがＶＤＤ−ＧＮＤ間の電流とはな
らないので問題はない。
「ハイ」レベル人力とすることにより、プルアンプ抵抗
５およびプルダウン抵抗６はオフ状態となり、前記抵抗
を介してＶＤＤ−ＧＮＤ間に流れる電流はカットされ正
確な電源電流が測定できる。なお、この際プルダウン抵
抗８にも電流が流れるがＶＤＤ−ＧＮＤ間の電流とはな
らないので問題はない。
以上説明したように、本発明は、ＭＯＳ）ランジスタか
ら構成されたプルアップ抵抗またはプルダウン抵抗を有
する半導体集積回路において、前記ＭＯ３）ランジスタ
の「オン」、「オフ」を外部から制御できるようにする
ことにより、出荷検査時の電源電流測定において前記Ｍ
Ｏ３）ランジスタを介して流れる電流をカットし、正確
な電源電流測定ができる効果がある。
ら構成されたプルアップ抵抗またはプルダウン抵抗を有
する半導体集積回路において、前記ＭＯ３）ランジスタ
の「オン」、「オフ」を外部から制御できるようにする
ことにより、出荷検査時の電源電流測定において前記Ｍ
Ｏ３）ランジスタを介して流れる電流をカットし、正確
な電源電流測定ができる効果がある。
第１図は本発明の第一実施例を示す回路図。
第２図は本発明の第二実施例を示す回路図。
第３図は従来例を示す回路図。
１・・・入力端子、２・・・出力端子、３・・・人力バ
ッファ、４・・・出力バッファ、５・・・プルアップ抵
抗、６．８・・・プルダウン抵抗、７・・・バッファ、
９・・・インパーク、１０・・・制御端子、１１・・・
制御回路、ＧＮＤ・・・接地電位、ＶＤＤ・・・電源。
ッファ、４・・・出力バッファ、５・・・プルアップ抵
抗、６．８・・・プルダウン抵抗、７・・・バッファ、
９・・・インパーク、１０・・・制御端子、１１・・・
制御回路、ＧＮＤ・・・接地電位、ＶＤＤ・・・電源。
Claims (1)
- 【特許請求の範囲】 １、入出力バッファセル内にＭＯＳトランジスタから構
成されたプルアップ抵抗またはプルダウン抵抗を有する
半導体集積回路において、 前記ＭＯＳトランジスタのゲート電位を外部からの制御
信号により制御する制御回路を同一チップ上に設けた ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14251790A JPH0435061A (ja) | 1990-05-31 | 1990-05-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14251790A JPH0435061A (ja) | 1990-05-31 | 1990-05-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435061A true JPH0435061A (ja) | 1992-02-05 |
Family
ID=15317200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14251790A Pending JPH0435061A (ja) | 1990-05-31 | 1990-05-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435061A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013214597A (ja) * | 2012-04-02 | 2013-10-17 | Sumitomo Electric Ind Ltd | 半導体デバイス |
-
1990
- 1990-05-31 JP JP14251790A patent/JPH0435061A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013214597A (ja) * | 2012-04-02 | 2013-10-17 | Sumitomo Electric Ind Ltd | 半導体デバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0497319A1 (en) | Semiconductor integrated circuit device having substrate potential detection circuit | |
| JPH03262209A (ja) | 電流検出回路 | |
| JPH0498173A (ja) | 半導体回路 | |
| KR100292728B1 (ko) | 반도체 집적회로의 정지시 전류측정법 및 그에 적합한 반도체 집적 회로 | |
| US4068140A (en) | MOS source follower circuit | |
| EP0438074A2 (en) | Trimming code setting circuit having high reliability | |
| JPH0435061A (ja) | 半導体集積回路 | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| JPS6174407A (ja) | Ｊｆｅｔオーム性差動増幅器 | |
| KR950005583B1 (ko) | 푸쉬풀 출력회로 | |
| JP2654582B2 (ja) | 半導体集積回路の測定法 | |
| JPH05259880A (ja) | 入出力バッファ回路 | |
| JP2727332B2 (ja) | 半導体バイアス回路 | |
| JPS6020157A (ja) | Ｃｍｏｓ集積回路装置 | |
| JP2001091599A (ja) | 半導体集積回路 | |
| JPH0318045A (ja) | 半導体装置 | |
| JPH04209396A (ja) | 電位発生回路 | |
| JPH04243158A (ja) | 半導体集積回路装置 | |
| JPS61138318A (ja) | 基準電圧発生回路 | |
| SU1228055A1 (ru) | Зонд дл проверки сигналов цифровых микросхем | |
| JPS63275223A (ja) | 出力バツフア−回路 | |
| JPH0231896B2 (ja) | ||
| JPS61154220A (ja) | 半導体集積回路 | |
| JPH04194677A (ja) | 半導体集積回路の閾値電圧測定方法 | |
| JPH0353612A (ja) | 比較回路 |