JPH04350742A

JPH04350742A - 画像データ書込み方法及び画像メモリ装置

Info

Publication number: JPH04350742A
Application number: JP12371491A
Authority: JP
Inventors: Shigeki Taniguchi; 茂樹谷口; Tetsuo Hizuka; 哲男肥塚
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-05-28
Filing date: 1991-05-28
Publication date: 1992-12-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データ書込み方法
及び画像メモリ装置に関する。

【０００２】

【従来の技術】画像処理装置を用いて、組立及び検査等
をより高速に行うためには、画像処理装置の画像入力処
理及び入力画像に対する画像処理を高速に行う必要があ
る。

【０００３】図７は、従来の画像メモリ装置２０が適用
された画像処理装置のブロック図である。

【０００４】例えば、検査又は組立の対象物が搬送装置
上に載置され、対象物間のピッチで対象物が間欠送りさ
れ、この搬送装置の上方に撮像装置１０が配置されてい
る。撮像装置１０で対象物を撮像すると、撮像装置１０
から映像信号及び同期信号が出力される。この映像信号
は、２値化回路１２に供給されて２値化された後、Ｓ／
Ｐ変換器１４に供給されて例えば８ビットの並列データ
に変換される。また、同期信号は転送制御回路１６に供
給され、書込みアドレス、Ｓ／Ｐ変換タイミング信号及
びバスリクエスト信号ＢＲ１が生成される。この書込み
アドレスは、Ｓ／Ｐ変換器１４から並列データが出力さ
れる毎にインクリメントされる。これら並列データ及び
書込みアドレスは、バスＢ１、バスセレクタ１８及びバ
スＢ０を介して画像メモリ装置２０に供給され、画像メ
モリ装置２０の該アドレスに該データが書込まれる。

【０００５】バスセレクタ１８には、システムプロセッ
サ２２及び画像処理回路２４がそれぞれバスＢ２及びバ
スＢ３を介して接続されており、バスアービタ２６から
の選択制御信号に応じ、バスＢ１、Ｂ２及びＢ３のいず
れか１つが選択されて、バスＢ０に接続される。この画
像処理回路２４は、ハードウエア構成により、画像メモ
リ装置２０に書込まれた画像に対する特定の画像処理を
高速に行う。これに対し、システムプロセッサ２２は、
ＭＰＵ、プログラムメモリ、ワークメモリ及びＩ／Ｏポ
ートを備えており、ソフトウエア構成で該特定の画像処
理以外の全体的な画像処理及びその他の処理を行う。

【０００６】バスアービタ２６には、Ｓ／Ｐ変換器１４
、システムプロセッサ２２及び画像処理回路２４からそ
れぞれバスリクエスト信号ＢＲ１、ＢＲ２及びＢＲ３が
供給される。バスアービタ２６は、バスリクエスト信号
ＢＲ１、ＢＲ２又はＢＲ３を受付けると、Ｓ／Ｐ変換器
１４、システムプロセッサ２２又は画像処理回路２４に
アクノリッジ信号ＡＫ１、ＡＫ２又はＡＫ３を供給する
。また、撮像装置１０には、システムプロセッサ２２か
ら撮像指令が供給され、これに応答して、撮像装置１０
からシステムプロセッサ２２にアクノリッジ信号ＡＫ０
が供給される。

【０００７】画像メモリ装置２０は、チップセレクト回
路３０、ＲＡＭ３１〜３４、４１〜４４及びバスＢ０を
備えている。このバスＢ０は、データバス及びアドレス
バスを含んでおり、そのアドレスバスの上位３ビットＡ
１３〜Ａ１５がバスアビータ２６に供給され、デコード
されてＲＡＭ３１〜３４、ＲＡＭ４１〜４４のいずれか
が選択される。そして、選択されたＲＡＭの指定アドレ
スＡ０　〜Ａ１２にＳ／Ｐ変換器１４からのデータが書
き込まれ、又は、このアドレスの内容が読み出されてシ
ステムプロセッサ２２又は画像処理回路２４により処理
される。

【０００８】

【発明が解決しようとする課題】しかしながら、Ｓ／Ｐ
変換器１４からの例えば１バイトのデータをＲＡＭに書
込む毎に、バスＢ０を選択し、アドレスを更新し、ＲＡ
Ｍを選択して書込み状態にし、データをＲＡＭに書き込
む必要があるので、全画像データ書込み時間が長くなる
という問題点があった。

【０００９】本発明の目的は、このような問題点に鑑み
、全画像データ書込み時間を短縮することができる画像
データ書込み方法及び画像メモリ装置を提供することに
ある。

【００１０】

【課題を解決するための手段及びその作用】図１は本発
明に係る画像メモリ装置の原理構成を示すブロック図で
ある。

【００１１】この画像メモリ装置は、ＲＡＭ１〜ｎと、
ｍビットのデータバスＤと、シリアル画像データＳＤが
供給されるｎｍビットのシフトレジスタＳと、各組のＲ
ＡＭ１〜ｎに対して配置され、選択制御信号Ｃに応じて
、データバスＤとシフトレジスタＳの連続するｍビット
の並列出力端子のいずれか一方をＲＡＭ１〜ｎのデータ
端子に選択的に接続させるデータバスセレクタＣ１〜Ｃ
ｎと、選択制御信号ＣがシフトレジスタＳの並列出力端
子を選択させるときには、同時に複数組のＲＡＭを選択
してアクティブにさせ、該複数組のＲＡＭを書込み状態
にさせるチップセレクト回路ＣＳとを備えている。

【００１２】上記構成において、シフトレジスタＳにｎ
ｍビットのシリアル画像データＳＤが保持されると、１
回または複数回で、シフトレジスタＳのｎｍビットの内
容がｎ組のＲＡＭ１〜ｎに書込まれる。したがって、１
アドレス毎にＲＡＭに書込む場合よりも全画像データ書
込み時間が短縮される。本発明に係る画像データ書込み
方法では、このようにして画像データを画像メモリ装置
に書き込む。この方法が適用される画像メモリ装置は、
少なくとも、ＲＡＭ１〜ｎと、ｍビットのデータバスＤ
と、シリアル画像データＳＤが供給されるｎｍビットの
シフトレジスタＳとを備えていればよい。

【００１３】なお、画像メモリ装置の記憶容量が比較的
大きい場合には、該複数回に分けてシフトレジスタＳの
ｎｍビットの内容をＲＡＭに書込むことにより、一時に
消費電流が大きくなるのを低減でき、大きなノイズの発
生を防止することができる。

【００１４】また、画像メモリ装置がシフトレジスタＳ
を備えているので、画像データが２値データの場合には
、Ｓ／Ｐ変換器を用いて２値データを並列データに変換
する必要がなく、これも画像データ書込み時間の短縮化
に寄与する。

【００１５】次に、本発明の一態様の画像メモリ装置を
、実施例図２中の対応する構成要素の符号を引用して説
明する。

【００１６】この画像メモリ装置は、各群がｎ組からな
る第１〜ｋ群ＲＡＭ、例えば第１群ＲＡＭ３１〜３４、
第２群ＲＡＭ４１〜４４、第３群ＲＡＭ５１〜５４と、
ｍビットのデータバスＤ０と、シリアル画像データＳＤ
が供給され各々がｎｍビットの、第１〜ｋシフトレジス
タ、例えば第１シフトレジスタＳ３０、第２シフトレジ
スタＳ４０、第３シフトレジスタＳ５０と、各ＲＡＭ３
１〜３４、４１〜４４、５１〜５４に対して配置され、
選択制御信号Ｃ３〜Ｃ５に応じて、データバスＤ０とシ
フトレジスタＳ３０、Ｓ４０、Ｓ５０の連続するｍビッ
トの並列出力端子のいずれか一方をＲＡＭ３１〜３４、
４１〜４４、５１〜５４のデータ端子に選択的に接続さ
せるデータバスセレクタ、例えばデータバスセレクタＣ
３１〜Ｃ３４、Ｃ４１〜Ｃ４４、Ｃ５１〜Ｃ５４と、選
択制御信号Ｃｉ（ｉ＝３〜５）がシフトレジスタＳｉ０
の並列出力端子を選択させるときには、第ｉ−２群に属
する複数のＲＡＭを同時に選択してアクティブにさせ、
該複数のＲＡＭを書込み状態にさせるチップセレクト回
路３０とを備えている。

【００１７】上記構成において、シフトレジスタＳ３０
、Ｓ４０、Ｓ５０に順次シリアル画像データＳＤが供給
され、シフトレジスタＳｉ０（ｉ＝３〜５）にｎｍビッ
トのデータが保持された後に、１回または複数回でシフ
トレジスタＳｉ０のｎｍビットの内容がＲＡＭｉ１〜ｉ
４に書込まれる。

【００１８】この構成によれば、上記複数回に分けてシ
フトレジスタの内容をＲＡＭに書込む場合、シフトレジ
スタからＲＡＭへの画像データの書込みと同時に、他の
シフトレジスタにシリアル画像データＳＤを供給させる
ことができるので、全画像データ書込み時間短縮という
上記効果が高められる。

【００１９】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。

【００２０】図２は、本発明の一実施例の画像メモリ装
置のブロック図である。図３は、図２の画像メモリ装置
が適用された画像処理装置のブロック図である。図３に
おいて、図７と同一構成要素には同一符号を付してその
説明を省略する。

【００２１】この画像処理装置では、図３に示す如く、
２値化回路１２の出力であるシリアル画像データＳＤを
直接画像メモリ装置２０Ａに供給している。また、転送
制御回路１６Ａは、書込みアドレスを生成してアドレス
バスＡ１を介しバスセレクタ１８に供給し、かつ、後述
する第１〜３群選択制御信号Ｃ３〜Ｃ５及びシフトパル
スＳ３〜Ｓ５を生成してこれを画像メモリ装置２０Ａに
供給する。

【００２２】画像メモリ装置２０Ａは、図２に示す如く
、第１群のＲＡＭ３１〜３４と、第２群のＲＡＭ４１〜
４４と、第３群のＲＡＭ５１〜５４とを備えている。各ＲＡＭ３１〜５４は、互いに同一構成であり、１個又
は複数個のチップからなる。

【００２３】各ＲＡＭ３１〜５４に対してデータバスセ
レクタＣ３１〜Ｃ５４が配置され、データバスセレクタ
Ｃ３１〜Ｃ５４の出力端子は、それぞれＲＡＭ３１〜５
４のデータ端子に接続されている。また、第１群のＲＡ
Ｍ３１〜３４に沿ってシフトレジスタＳ３０が配置され
、第２群のＲＡＭ４１〜４４に沿ってシフトレジスタＳ
４０が配置され、第３群のＲＡＭ５１〜５４に沿ってシ
フトレジスタＳ５０が配置されている。シフトレジスタ
Ｓｉ０（ｉ＝３〜５）はｍビットの４つのシフトレジス
タＳｉｊ（ｊ＝１〜４）に分けられ、シフトレジスタＳ
ｉｊのｍビットの並列出力端子はデータバスセレクタＣ
ｉｊの一方の入力端子に接続されている。データバスセ
レクタＣｉｊの他方の入力端子には、データバスＤ０が
接続されている。データバスセレクタＣｉｊの選択制御
端子には、第ｉ−２群選択制御信号Ｃｉが供給される。データバスセレクタＣｉｊは、第ｉ−２群選択制御信号
Ｃｉに応じて、バスＢ０のデータバスＤ０又はシフトレ
ジスタＳｉｊの何れか一方をＲＡＭｉｊのデータ端子に
接続する。

【００２４】シフトレジスタＳ３０、Ｓ４０及びＳ５０
のシリアルデータ入力端子にはシリアル画像データＳＤ
が供給され、シフトレジスタＳ３０、Ｓ４０及びＳ５０
のクロック端子にはそれぞれシフトパルスＳ３、Ｓ４及
びＳ５が供給される。

【００２５】バスＢ０のアドレスバスＡ０の内、下位１
２ビットＡ０　〜Ａ１１はＲＡＭ３１〜５４のアドレス
入力端子に共通に供給され、上位４ビットＡ１２〜Ａ１
５はチップセレクト回路３０に供給される。このチップ
セレクト回路３０には、第１〜３群選択制御信号Ｃ３〜
Ｃ５も供給される。チップセレクト回路３０は、これら
の入力信号に基づいてチップセレクト信号ＣＳ３１〜Ｃ
Ｓ５４を生成し、ＲＡＭ３１〜５４のチップセレクト入
力端子に供給する。

【００２６】チップセレクト回路３０の一部構成を図４
に示す。アドレスバスＡ０の上位４ビットＡ１２〜Ａ１
５は、デコーダ３０１に供給されてデコードされ、デコ
ーダ３０１の出力の内、ＲＡＭ３１〜３４に対応したセ
レクト信号Ｑ３１〜Ｑ３４がオアゲート３０２に供給さ
れ、オアゲート３０２の出力がアンドゲート３０３の一
方の入力端子に供給される。セレクト信号Ｑ３１は、ア
ンドゲート３０５の一方の入力端子にも供給される。ア
ンドゲート３０３の他方の入力端子には第１群選択制御
信号Ｃ３が供給され、アンドゲート３０５の他方の入力
端子にはインバータ３０４を介して第１群選択制御信号
Ｃ３が供給される。アンドゲート３０３及び３０５の出
力はオアゲート３０６に供給され、ＲＡＭ３１を選択す
るチップセレクト信号ＣＳ３１がオアゲート３０６から
取り出される。

【００２７】第１群選択制御信号Ｃ３及びセレクト信号
Ｑ３１が高レベルとなった場合、チップセレクト信号Ｃ
Ｓ３１が高レベルとなり、同様にしてチップセレクト信
号ＣＳ３２〜ＣＳ３４も高レベルとなって、ＲＡＭ３１
〜３４が同時に選択される。第１群選択制御信号Ｃ３が
低レベルの場合には、セレクト信号Ｑ３１が高レベルの
ときチップセレクト信号ＣＳ３１のみが高レベルとなり
、同様に、セレクト信号Ｑ３ｊ（ｊ＝２〜４）が高レベ
ルのとき、チップセレクト信号ＣＳ３ｊのみが高レベル
となる。ＲＡＭ４１〜５４の選択についても同様である
。

【００２８】次に、図５を参照して、上記の如く構成さ
れた画像メモリ装置の動作を説明する。

【００２９】図５に示す初期部分では、図５（Ｂ）、（
Ｄ）及び（Ｆ）に示す如く、第１〜３群選択制御信号Ｃ
３〜Ｃ５はいずれも低レベルとなって、ＲＡＭ３１〜５
４のデータ端子にはデータバスＤ０が接続されている。また、バスリクエスト信号ＢＲ１は、図５（Ｇ）に示す
如く低レベルとなっている。他方、バスリクエスト信号
ＢＲ２及びＢＲ３は、例えば図５（Ｈ）及び（Ｉ）に示
す如く変化する。バス選択優先順位はバスＢ１、Ｂ２、
Ｂ３の順であり、バスアビータ２６は、図５（Ｊ）〜（
Ｌ）に示す如く、最初はバスＢ２を選択する。

【００３０】この状態では、ＲＡＭ３１〜５４に書込ま
れている画像データに対し、システムプロセッサ２２が
処理を行う。この画像処理と並行して、シフトレジスタ
Ｓ３０のクロック端子にシフトパルスＳ３が供給され、
シフトレジスタＳ３０が図５（Ａ）に示す如く動作状態
となり、シフトレジスタＳ３０にシリアル画像データＳ
Ｄが保持され、シフトされる。この際、シフトパルスＳ
４及びＳ５は停止している。

【００３１】シフト動作が４ｍ回繰り返されると、シフ
トパルスＳ３が停止し、図５（Ｇ）に示す如くバスリク
エスト信号ＢＲ１が高レベルとなり、図５（Ｊ）に示す
如くバスＢ１が選択され、図５（Ｂ）に示す如く第１群
選択制御信号Ｃ３が高レベルとなり、シフトレジスタＳ
３０の並列出力端子がＲＡＭ３１〜３４のデータ端子に
接続され、ＲＡＭ３１〜３４にシフトレジスタＳ３０の
全内容が書き込まれる。この書込み動作と並行して、シ
フトレジスタＳ４０にシフトパルスＳ４が供給され、上
記同様の処理が行われる。

【００３２】図５（Ｈ）に示す如くバスリクエスト信号
ＢＲ２が低レベルになると、図５（Ｌ）に示す如くバス
Ｂ３が選択され、ＲＡＭ３１〜５４に格納された画像デ
ータに対し、画像処理回路２４による画像処理が行われ
る。

【００３３】上記同様にして、次にシフトレジスタＳ４
０の内容がＲＡＭ４１〜４４に書込まれ、次にシフトレ
ジスタＳ５０の内容がＲＡＭ５１〜５４に書込まれ、次
にシフトレジスタＳ３０の内容がＲＡＭ３１〜３４に書
込まれ、以下同様の処理が行われる。

【００３４】本実施例では入力画像データを画像メモリ
装置２０ＡのシフトレジスタＳ４ｉ（ｉ＝１〜４）に転
送し、シフトレジスタＳ４ｉのビット長単位で一括して
ＲＡＭｉ１〜ｉ４に画像データを書込むので、全画像デ
ータ書込み時間が短縮され、その分を画像処理にまわす
ことができ、画像処理装置の全処理時間が短縮される。

【００３５】また、画像メモリ装置２０がシフトレジス
タＳ３０、Ｓ４０及びＳ５０を備えているので、図７に
示すＳ／Ｐ変換器１４を用いる必要がなく、これも画像
入力時間の短縮化に寄与している。

【００３６】次に、１画素のデータが多値の場合を説明
する。図６は、図２の画像メモリ装置２０Ａが適用され
た他の画像処理装置のブロック図である。この画像処理
装置では、撮像装置１０から出力される映像信号をＡ／
Ｄ変換器２８に供給してデジタル化した後、Ｐ／Ｓ変換
器２９に供給してシリアル画像データＳＤに変換し、こ
れを画像メモリ装置２０Ａに供給する。他の点は図３と
同一である。

【００３７】

【発明の効果】以上説明した如く、本発明に係る画像デ
ータ書込み方法及び画像メモリ装置では、シフトレジス
タの全ビットにシリアル画像データが保持されると、１
回または複数回で、シフトレジスタの全内容がＲＡＭに
書込まれるので、１アドレス毎にＲＡＭに書込む場合よ
りも全画像データ書込み時間が短縮されるという効果を
奏し、画像処理装置を用いた検査・組立処理の高速化に
寄与するところが大きい。

【００３８】また、画像メモリ装置がシフトレジスタを
備えているので、画像データが２値データの場合には、
Ｓ／Ｐ変換器を用いて２値データを並列データに変換す
る必要がなく、画像データ書込み時間を短縮するという
前記効果が高められる。

【００３９】本発明の上記第１態様によれば、複数回に
分けてシフトレジスタの内容をＲＡＭに書込む場合、シ
フトレジスタからＲＡＭへの画像データの書込みと同時
に、他のシフトレジスタにシリアル画像データを供給さ
せることができるので、全画像データ書込み時間を短縮
するという上記効果が高められる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例の画像メモリ装置のブロック
図である。

【図３】図２の画像メモリ装置が適用された画像処理装
置のブロック図である。

【図４】図２のチップセレクト回路の一部構成図である
。

【図５】図２及び図３の回路の動作を示すタイムチャー
トである。

【図６】図２の画像メモリ装置が適用された他の画像処
理装置のブロック図である。

【図７】従来の画像メモリ装置２０が適用された画像処
理装置のブロック図である。

【符号の説明】

３０　　チップセレクト回路３１〜５４　　ＲＡＭＳ３０、Ｓ４０、Ｓ５０　　シフトレジスタＣ３１〜Ｃ
５４　　データバスセレクタＳＤ　　シリアル画像デー
タＣ３〜Ｃ５　　選択制御信号

Claims

【特許請求の範囲】

【請求項１】　　ｎ組のＲＡＭ（１〜ｎ）と、ｍビット
のデータバス（Ｄ）と、シリアル画像データ（ＳＤ）が
供給されるｎｍビットのシフトレジスタ（Ｓ）とを備え
た画像メモリ装置に対し、該シフトレジスタにｎｍビッ
トのデータを保持した後に、１回または複数回で該シフ
トレジスタのｎｍビットの内容をｎ組の該ＲＡＭに書込
むことを特徴とする画像メモリ装置。
【請求項２】　　ｎ組のＲＡＭ（１〜ｎ）と、ｍビット
のデータバス（Ｄ）と、シリアル画像データ（ＳＤ）が
供給されるｎｍビットのシフトレジスタ（Ｓ）と、各組
の該ＲＡＭに対して配置され、選択制御信号（Ｃ）に応
じて、該データバスと該シフトレジスタの連続するｍビ
ットの並列出力端子のいずれか一方を該ＲＡＭのデータ
端子に選択的に接続させるデータバスセレクタ（Ｃ１〜
Ｃｎ）と、該選択制御信号が該シフトレジスタの並列出
力端子を選択させるときには、同時に複数組の該ＲＡＭ
を選択して該ＲＡＭをアクティブにさせ、該複数組の該
ＲＡＭを書込み状態にさせるチップセレクト回路（ＣＳ
）とを有し、該シフトレジスタにｎｍビットのデータが
保持された後に、１回または複数回で該シフトレジスタ
のｎｍビットの内容がｎ組の該ＲＡＭに書込まれるよう
にしたことを特徴とする画像メモリ装置。
【請求項３】　　各群がｎ組からなる第１〜ｋ群ＲＡＭ
（３１〜３４、４１〜４４、５１〜５４）と、ｍビット
のデータバス（Ｄ０）と、シリアル画像データ（ＳＤ）
が供給され各々がｎｍビットの、第１〜ｋシフトレジス
タ（Ｓ３０、Ｓ４０、Ｓ５０）と、各組の該ＲＡＭに対
して配置され、選択制御信号（Ｃ３〜Ｃ５）に応じて、
該データバスと該シフトレジスタの連続するｍビットの
並列出力端子のいずれか一方を該ＲＡＭのデータ端子に
選択的に接続させるデータバスセレクタ（Ｃ３１〜Ｃ３
４、Ｃ４１〜Ｃ４４、Ｃ５１〜５４）と、該選択制御信
号が該第ｉシフトレジスタ（ｉ＝１〜ｋ）の並列出力端
子を選択させるときには、該第ｉ群に属する複数組の該
ＲＡＭを同時に選択して該ＲＡＭをアクティブにさせ、
該複数組の該ＲＡＭを書込み状態にさせるチップセレク
ト回路（３０）とを有し、該第１〜ｋシフトレジスタに
順次該シリアル画像データが供給され、該第ｉシフトレ
ジスタ（ｉ＝１〜ｋ）にｎｍビットのデータが保持され
た後に、１回または複数回で該第ｉシフトレジスタのｎ
ｍビットの内容が該第ｉ群ＲＡＭに書込まれるようにし
たことを特徴とする画像メモリ装置。